verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

從仿真器的角度理解Verilog語(yǔ)言2

要想深入理解Verilog就必須正視Verilog語(yǔ)言同時(shí)具備硬件特性和軟件特性。在當(dāng)下的教學(xué)過程中，教師和教材都過于強(qiáng)調(diào)Verilog語(yǔ)言的硬件特性和...

2023-05-25 標(biāo)簽：仿真器軟件 Verilog 1086 0

Verilog 測(cè)試平臺(tái)設(shè)計(jì)方法 Verilog FPGA開發(fā)指南

Verilog測(cè)試平臺(tái)設(shè)計(jì)方法是Verilog FPGA開發(fā)中的重要環(huán)節(jié)，它用于驗(yàn)證Verilog設(shè)計(jì)的正確性和性能。以下是一個(gè)詳細(xì)的Verilog測(cè)試...

2024-12-17 標(biāo)簽：FPGA Verilog 參數(shù) 1082 0

verilog與其他編程語(yǔ)言的接口機(jī)制

Verilog是一種硬件描述語(yǔ)言，用于描述數(shù)字電路的行為和結(jié)構(gòu)。與其他編程語(yǔ)言相比，Verilog具有與硬件緊密結(jié)合的特點(diǎn)，因此其接口機(jī)制也有一些與眾不...

2024-02-23 標(biāo)簽：接口 Verilog 編程語(yǔ)言 1075 0

什么是良好的Verilog代碼風(fēng)格？

1. 前言之前在公司負(fù)責(zé)制定代碼規(guī)范，費(fèi)了九牛二虎之力，終于整理出來一份文檔。由于保密規(guī)定的緣故，無(wú)法與大家直接分享這份文檔，但是文檔中的大部分規(guī)范都...

2022-12-22 標(biāo)簽：Verilog 代碼 1075 0

淺談Verilog HDL代碼編寫風(fēng)格

消失了好久，沒有寫文章，也沒有做筆記，因?yàn)樽罱仝s一個(gè)比賽，時(shí)間很緊，昨天周六終于結(jié)束了，所以趁著周末這會(huì)兒有時(shí)間，寫點(diǎn)東西，記錄下來。首先我學(xué)習(xí)FPG...

2023-11-20 標(biāo)簽：fpga Verilog HDL 1071 0

開源的Bluespec SystemVerilog (BSV)語(yǔ)言表現(xiàn)如何？

Bluespec SystemVerilog (BSV) 是由Arvind 開發(fā)的 Bluespec 語(yǔ)言，這是一種高級(jí)功能硬件描述編程語(yǔ)言，本質(zhì)上...

2023-06-27 標(biāo)簽：Verilog 編程語(yǔ)言數(shù)字電路 1069 0

Verilog邊碼邊學(xué)Lesson：圖像采集與顯示設(shè)計(jì)之PLL配置與例化

PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時(shí)脈訊號(hào)，使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。許多電子設(shè)...

2023-05-29 標(biāo)簽：傳感器圖像采集 pll 1069 0

SpinalHDL BlackBox時(shí)鐘與復(fù)位

在SpinalHDL中使用之前已有的Verilog等代碼的時(shí)候需要將這些代碼包在一個(gè)BlackBox里面，但是如果這些代碼里面有時(shí)鐘和復(fù)位，我們需要怎么...

2023-05-04 標(biāo)簽：Verilog 時(shí)鐘 HDL 1045 0

淺談verilog語(yǔ)言編寫規(guī)范

如果代碼中發(fā)現(xiàn)多次使用一個(gè)特殊的表達(dá)式，那么就用一個(gè)函數(shù)來代替。這樣在以后的版本升級(jí)時(shí)更便利，這種概念在做行為級(jí)的代碼設(shè)計(jì)時(shí)同樣使用，經(jīng)常使用的一...

2022-11-21 標(biāo)簽：寄存器 Verilog 鎖存器 1041 0

一些有趣的數(shù)組相關(guān)的SystemVerilog約束

我們?cè)诠ぷ髦谐３?huì)針對(duì)數(shù)組施加各式的約束，下面列舉一下有趣的**Systemverilog數(shù)組約束**示例

2023-05-30 標(biāo)簽：Verilog 1033 0

fpga串口通信的verilog驅(qū)動(dòng)編程解析

串口的全程為串行接口，也稱為串行通信接口，是采用串行通信方式的擴(kuò)展接口。與串口對(duì)應(yīng)的并行接口，例如高速AD和DA，

2023-04-21 標(biāo)簽：fpga 并行接口 Verilog 1028 0

通過簡(jiǎn)單的保存-恢復(fù)策略避免UVM VIP的冗余仿真周期

Verilog 提供了在特定時(shí)間點(diǎn)保存設(shè)計(jì)及其測(cè)試平臺(tái)狀態(tài)的選項(xiàng)。我們可以將模擬恢復(fù)到相同的狀態(tài)，然后從那里繼續(xù)。這可以通過從Verilog代碼添加適當(dāng)...

2023-05-29 標(biāo)簽：存儲(chǔ)器 Verilog 代碼 1014 0

用AI來寫Verilog代碼能行嗎

最近ChatGPT大火，成功破圈，到底是什么？怎么使用？簡(jiǎn)單說，它是一個(gè)模型，一個(gè)語(yǔ)言模型！ **它是以對(duì)話方式與人進(jìn)行交互的AI語(yǔ)言模型...

2023-05-05 標(biāo)簽：Verilog AI 代碼 1007 0

基于Feature架構(gòu)設(shè)計(jì)的百兆以太網(wǎng)交換機(jī)項(xiàng)目

第二代交換機(jī)有更豐富的feature，更貼近真正使用的功能，除rtl代碼，詳細(xì)設(shè)計(jì)文檔外，還會(huì)包括驗(yàn)證環(huán)境、驗(yàn)證代碼，最后項(xiàng)目完成后，會(huì)全部開源供大家學(xué)...

2023-11-20 標(biāo)簽：fpga 以太網(wǎng)交換機(jī) 1007 0

參數(shù)化接口和可重用VIP：第三部分

在本系列的第一部分中，介紹了SystemVerilog接口的基本概念，并描述了這些接口的參數(shù)化給測(cè)試平臺(tái)代碼帶來的問題。在第二部分中，描述了使用訪問器類...

2023-05-29 標(biāo)簽：接口 Verilog 代碼 994 0

從仿真器的角度對(duì)Verilog語(yǔ)言的語(yǔ)法規(guī)則進(jìn)行解讀

綜合工具讀入源文件，通過綜合算法將設(shè)計(jì)轉(zhuǎn)化為網(wǎng)表，比如DC。能夠綜合的特性要求Verilog語(yǔ)言能夠描述信號(hào)的各種狀態(tài)（0,1,x,z）、信號(hào)和模塊的連...

2022-07-07 標(biāo)簽：仿真器 Verilog 988 0

Verilog編碼風(fēng)格的建議

良好的編碼風(fēng)格，有助于代碼的閱讀、調(diào)試和修改。雖然 Verilog 代碼可以在保證語(yǔ)法正確的前提下任意編寫，但是潦草的編碼風(fēng)格往往是一錘子買賣。

2023-06-01 標(biāo)簽：寄存器 Verilog RTL 988 0

用ChatGPT設(shè)計(jì)了一顆芯片

現(xiàn)代硬件設(shè)計(jì)始于以自然語(yǔ)言提供的規(guī)范。然后，在綜合電路元件之前，硬件工程師將其翻譯成適當(dāng)?shù)挠布枋稣Z(yǔ)言（HDL），例如Verilog。自動(dòng)翻譯可以減少工...

2023-06-19 標(biāo)簽：芯片集成電路 Verilog 988 0

Systemverilog里class類型的記錄

class里面包含data和對(duì)data進(jìn)行操作的subroutines(functions and tasks)。class的data稱為class p...

2023-05-24 標(biāo)簽：Verilog 987 0

如何自動(dòng)生成verilog代碼

介紹幾種自動(dòng)生成verilog代碼的方法。

2024-11-05 標(biāo)簽：Verilog 字符串代碼 987 0

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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