verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

SystemVerilog-網(wǎng)絡(luò)

System Verilog提供兩組通用的數(shù)據(jù)類型：網(wǎng)絡(luò)和變量（nets 和 variables）。網(wǎng)絡(luò)和變量同時具有類型和數(shù)據(jù)類型特性。類型表示信號為...

2023-02-09 標(biāo)簽：網(wǎng)絡(luò)Verilog System 983 0

Vitis HLS相關(guān)問答詳解

需要手工在 C++ 代碼里明確指定可并行執(zhí)行的任務(wù)（用 task，添加頭文件 hls_task.h)，同時可并行執(zhí)行的 task 接口（對應(yīng) C++ 函...

2023-08-11 標(biāo)簽：amd Verilog 函數(shù) 982 0

Verilog 與 ASIC 設(shè)計(jì)的關(guān)系 Verilog 代碼優(yōu)化技巧

Verilog與ASIC設(shè)計(jì)的關(guān)系 Verilog作為一種硬件描述語言（HDL），在ASIC設(shè)計(jì)中扮演著至關(guān)重要的角色。ASIC（Application...

2024-12-17 標(biāo)簽：asic 硬件 Verilog 982 0

FPGA開發(fā)與學(xué)習(xí)連載：Verilog設(shè)計(jì)經(jīng)驗(yàn)談

Verilog中，用always塊設(shè)計(jì)組合邏輯電路時，在賦值表達(dá)式右端參與賦值的所有信號都必須在 always @(敏感電平列表)中列出,always中...

2017-02-11 標(biāo)簽：FPGA Verilog 973 0

SystemVerilog coding過程中你在哪里聲明臨時變量

眾所周知，語句塊中需要用到的變量只能在語句塊最開始定義。

2023-03-08 標(biāo)簽：Verilog System 變量 963 0

System Verilog中的Bits與Bytes是等價的嗎

正如我們所知，“bit”是無符號的，而“byte”是有符號的。那么，你認(rèn)為下面兩個聲明是等價的嗎?

2022-10-26 標(biāo)簽：Verilog 956 0

一種通用的Uart收發(fā)Verilog模塊

UART協(xié)議由三根線組成，Tx，Rx，Gnd即發(fā)送、接收與地，不包含時鐘線，屬于全雙工異步串行通信協(xié)議。

2022-12-15 標(biāo)簽：Verilog uart 串口通信 944 0

分享一些SystemVerilog的coding guideline

本文分享一些SystemVerilog的coding guideline。

2023-11-22 標(biāo)簽：二進(jìn)制 Verilog 數(shù)字電路 935 0

UVM中add_typewide_sequence和add_sequence的區(qū)別

第2和第3種方式類似，第3種是一下子添加多個sequence，它內(nèi)部原理就是調(diào)用第2種的函數(shù)，因此在本質(zhì)上，只有第1和第2種這兩類區(qū)別。

2023-05-24 標(biāo)簽：Verilog UVM sequence 925 0

字傳輸不變的3種大小端處理方式

大端，最高字節(jié)存儲在最低的內(nèi)存地址，小端則是最低有效字節(jié)存儲在最低的內(nèi)存地址。在Verilog中實(shí)現(xiàn)大端（Big-Endian）和小端（Little-E...

2024-04-02 標(biāo)簽：內(nèi)存 Verilog 924 0

如何高效替換Soft IP中的標(biāo)準(zhǔn)cell

我們在購買soft IP的時候，vendor提供的是通用的verilog/system verilog的代碼，而在不同的項(xiàng)目中，我們采用的工藝不一樣，因...

2023-11-09 標(biāo)簽：寄存器接口 Verilog 923 0

調(diào)制解調(diào)verilog程序開發(fā)需求

功能需求：開發(fā)調(diào)制解調(diào)verilog程序。要求數(shù)據(jù)上行速率1.25Gbps以上。下行速率較低，100M以上即可。程序包括：發(fā)射調(diào)制（數(shù)據(jù)編碼等）、接收解...

2023-08-30 標(biāo)簽：調(diào)制解調(diào)無線通信 Verilog 920 0

Vivado HLS能否取代HDL開發(fā)

大多數(shù)FPGA程序員認(rèn)為，高級工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價"。但是這總是真的嗎？

2023-06-27 標(biāo)簽：fpga Verilog HDL 920 0

網(wǎng)絡(luò)和變量的未壓縮數(shù)組

SystemVerilog有兩種類型的數(shù)組：壓縮數(shù)組和非壓縮數(shù)組。壓縮數(shù)組是連續(xù)存儲的位的集合，通常稱為向量。非壓縮數(shù)組是網(wǎng)絡(luò)或變量的集合。

2023-02-09 標(biāo)簽：網(wǎng)絡(luò)Verilog System 914 0

參數(shù)化接口和可重用VIP：第一部分

基于SystemVerilog的驗(yàn)證引入了接口的概念來表示設(shè)計(jì)模塊之間的通信。在其最基本的形式中，SystemVerilog 接口只是一個命名的信號束，...

2023-05-29 標(biāo)簽：接口 Verilog UVM 913 0

參數(shù)化接口和可重用VIP：第二部分

虛擬接口不支持多態(tài)性，因?yàn)樗鼈兣c靜態(tài)設(shè)計(jì)元素相關(guān)聯(lián)。但是，SystemVerilog 類確實(shí)支持多態(tài)性，這一事實(shí)可用于創(chuàng)建接口訪問器類。

2023-05-29 標(biāo)簽：接口監(jiān)視器 Verilog 904 0

pipeline高端玩法—優(yōu)先級介紹

無論是SystemVerilog還是SpinalHDL,都有Last valid assignment wins的語法特征。如在SpinalHDL-Do...

2023-11-04 標(biāo)簽：Verilog Cache 狀態(tài)機(jī) 892 0

SystemVerilog中的Unpacked Unions

unpacked union中各個成員的大小可以是不同的。

2022-11-11 標(biāo)簽：Verilog System union 871 0

基于Verilog HDL的FPGA圖像濾波處理仿真實(shí)現(xiàn)

注意這里的A是double類型的，直接進(jìn)行imshow會全白，要轉(zhuǎn)化到0-1：A=A./255，或者把double類型轉(zhuǎn)化為整形。

2024-04-26 標(biāo)簽：FPGA Verilog 圖像濾波 858 0

談?wù)剆ystem Verilog 和C的交互

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。這些用戶定義的系統(tǒng)...

2023-05-31 標(biāo)簽：cpu Verilog c函數(shù) 853 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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