verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

SystemVerilog中“軟約束”與“硬約束”的應(yīng)用示例

示例中采用的是“硬約束”，因?yàn)槎x在類中的約束與隨機(jī)時(shí)指定的內(nèi)嵌約束“矛盾”，所以導(dǎo)致約束解析器解析隨機(jī)失敗，即“硬約束”要求所有相關(guān)的約束條件不能互相...

2023-03-15 標(biāo)簽：Verilog System 5191 0

關(guān)于Verilog語(yǔ)言標(biāo)準(zhǔn)層次問(wèn)題

關(guān)于Verilog語(yǔ)言的官方標(biāo)準(zhǔn)全稱是《IEEE Std 1364-2001：IEEE Standard Verilog? Hardware Descr...

2018-07-06 標(biāo)簽：verilog 編程語(yǔ)言 5112 0

移位寄存器的設(shè)計(jì)與實(shí)現(xiàn)

移位寄存器的功能和電路形式較多，按移位方向分有左移、右移、和雙向移位寄存器；按接收數(shù)據(jù)方式分為串行輸入和并行輸入；按輸出方向分為串行輸出和并行輸出。

2022-09-06 標(biāo)簽：Verilog 移位寄存器觸發(fā)器 4989 0

時(shí)序電路之DFF理解

對(duì)于DFF，之前理解的，DFF在時(shí)鐘的上升沿進(jìn)行對(duì)D端的數(shù)據(jù)采集，再下一個(gè)時(shí)鐘的上升沿來(lái)臨，Q端輸出D端采集的數(shù)據(jù)。

2023-05-10 標(biāo)簽：寄存器 Verilog 時(shí)序電路 4977 0

Verilog狀態(tài)機(jī)+設(shè)計(jì)實(shí)例

在verilog中狀態(tài)機(jī)的一種很常用的邏輯結(jié)構(gòu)，學(xué)習(xí)和理解狀態(tài)機(jī)的運(yùn)行規(guī)律能夠幫助我們更好地書(shū)寫(xiě)代碼，同時(shí)作為一種思想方法，在別的代碼設(shè)計(jì)中也會(huì)有所幫助...

2024-02-12 標(biāo)簽：Verilog 狀態(tài)機(jī) 4927 0

如何設(shè)計(jì)可綜合的Verilog代碼和應(yīng)該遵循什么原則

在接觸Verilog 語(yǔ)法參考手冊(cè)的時(shí)候，我們發(fā)現(xiàn)其提供了一組非常豐富的功能來(lái)描述硬件。所以大家往往會(huì)疑惑那些Verilog語(yǔ)句是可綜合的，那些是只能用...

2019-04-20 標(biāo)簽：fpga 存儲(chǔ)器 verilog 4855 0

數(shù)字電路里面有什么元素需要被描述?

組合邏輯電路：可以利用 assign 或者 always @(*) 語(yǔ)句描述。一般復(fù)雜的組合邏輯電路利用 always @(*)語(yǔ)句塊描述。如上加法...

2018-09-07 標(biāo)簽：邏輯電路 Verilog 數(shù)字電路 4827 0

用硬件思維去理解verilog

大家也應(yīng)該知道，在沒(méi)有verilog這種高級(jí)語(yǔ)言之前都是用原理圖設(shè)計(jì)，必須先構(gòu)思好整個(gè)電路框架，才能去實(shí)現(xiàn)。有了verilog以后這種思路并沒(méi)有被拋...

2018-08-31 標(biāo)簽：硬件 verilog 數(shù)字電路 4779 0

Verilog testbench總結(jié)

對(duì)于testbench而言，端口應(yīng)當(dāng)和被測(cè)試的module一一對(duì)應(yīng)。端口分為input,output和inout類型產(chǎn)生激勵(lì)信號(hào)的時(shí)候，input對(duì)應(yīng)的...

2022-07-07 標(biāo)簽：信號(hào)Verilog Module 4770 0

淺談VCS的兩種仿真flow

幾乎所有的芯片設(shè)計(jì)、芯片驗(yàn)證工程師，每天都在和VCS打交道，但是由于驗(yàn)證環(huán)境的統(tǒng)一化管理，一般將不同的編譯仿真選項(xiàng)集成在一個(gè)文件里，只需要一兩個(gè)人維護(hù)即...

2023-01-10 標(biāo)簽：仿真 Verilog vhdl 4644 0

Verilog邊沿檢測(cè)的基本原理和代碼實(shí)現(xiàn)

本文將從Verilog和邊沿檢測(cè)的基本概念入手，介紹Verilog邊沿檢測(cè)的原理和應(yīng)用代碼示例。

2023-05-12 標(biāo)簽：Verilog 數(shù)字信號(hào)時(shí)序 4619 0

Verilog Testbench怎么寫(xiě) Verilog Testbench文件的編寫(xiě)要點(diǎn)

之前在使用Verilog做FPGA項(xiàng)目中、以及其他一些不同的場(chǎng)合下，零散的寫(xiě)過(guò)一些練手性質(zhì)的testbench文件，開(kāi)始幾次寫(xiě)的時(shí)候，每次都會(huì)因?yàn)橐恍┗?..

2023-08-01 標(biāo)簽：fpga 模塊 Verilog 4617 0

使用VCS觀察Verilog二維數(shù)組仿真值的方法

FIR設(shè)計(jì)過(guò)程中，不可避免使用到reg/wire的二維數(shù)組；

2023-06-06 標(biāo)簽：FIR Verilog VCS 4585 0

cordic算法verilog實(shí)現(xiàn)（復(fù)雜版）

module cordic (clk,rst_n,ena,phase_in,sin_out,cos_out,eps); parameter DATA_W...

2017-02-11 標(biāo)簽：verilog cordic 4522 0

數(shù)字信號(hào)處理的基礎(chǔ)知識(shí)

本文是本系列的第一篇，參考杜勇老師的數(shù)字濾波器MATLAB和Verilog實(shí)現(xiàn)以及一些網(wǎng)文博客，更新順序參考杜勇老師的書(shū)籍目錄。本文主要介紹關(guān)于數(shù)字信號(hào)...

2023-05-22 標(biāo)簽：matlab 數(shù)字濾波器計(jì)算機(jī) 4500 0

高覆蓋率的Verilog代碼的編寫(xiě)技巧

設(shè)計(jì)工程師需要關(guān)心的主要有行覆蓋率（Block），條件覆蓋率（Expression），翻轉(zhuǎn)覆蓋率（Toggle），狀態(tài)機(jī)覆蓋率。本文從ASIC設(shè)計(jì)的角度...

2022-05-26 標(biāo)簽：Verilog 4492 0

SystemVerilog中的隊(duì)列

隊(duì)列是大小可變的有序集合，隊(duì)列中元素必須是同一個(gè)類型的。隊(duì)列支持對(duì)其所有元素的訪問(wèn)以及在隊(duì)列的開(kāi)始或結(jié)束處插入和刪除。

2022-10-31 標(biāo)簽：Verilog System 隊(duì)列 4440 0

systemverilog中的assertion用法整理

時(shí)序電路講究建立時(shí)間、保持時(shí)間需要留有裕量。這也說(shuō)明了，在電路中信號(hào)的順序以及之間的時(shí)序關(guān)系十分重要。

2023-06-06 標(biāo)簽：Verilog 時(shí)序電路 VCS 4373 0

Verilog代碼：if-else和case的電路結(jié)構(gòu)和區(qū)別

每個(gè)if-else就是一個(gè)2選1mux器。當(dāng)信號(hào)有明顯優(yōu)先級(jí)時(shí)，首先要考慮if-else，但是if嵌套過(guò)多也會(huì)導(dǎo)致速度變慢；if語(yǔ)句結(jié)構(gòu)較慢，但占用面積...

2023-11-29 標(biāo)簽：Verilog D觸發(fā)器代碼 4347 0

常用串行總線(一)——UART協(xié)議(Verilog實(shí)現(xiàn))

通用異步收發(fā)傳輸器（Universal Asynchronous Receiver/Transmitter)，通常稱作UART。它將要傳輸?shù)馁Y料在串行通...

2023-01-05 標(biāo)簽：接口 Verilog uart 4263 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

+關(guān)注

ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
AD10

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識(shí)別

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FPGA開(kāi)發(fā)板

FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語(yǔ)音交互

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PCB封裝庫(kù)

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PDN

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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Protel 99 se

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powerlink

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candence

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面包板

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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時(shí)鐘源

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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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