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標(biāo)簽 > vhdl
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底,VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。
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vhdl和verilog的區(qū)別_vhdl和verilog哪個(gè)好?
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于19...
HDL是一種硬件描述語(yǔ)言,以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言,用它可以表示邏輯電路圖、邏輯表達(dá)式,還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 ...
2020-08-26 標(biāo)簽:vhdlVerilog HDL 6.4萬(wàn) 0
VHDL語(yǔ)言設(shè)計(jì)四人搶答器(三種設(shè)計(jì)方案)
本文為大家?guī)?lái)三種四人搶答器的VHDL語(yǔ)言設(shè)計(jì)方案介紹。
2018-01-29 標(biāo)簽:搶答器vhdlvhdl設(shè)計(jì) 3.7萬(wàn) 0
初學(xué)者學(xué)習(xí)Verilog HDL的步驟和經(jīng)驗(yàn)技巧
Verilog HDL是一種硬件描述語(yǔ)言(HDL:Hardware Discription Language),Verilog HDL語(yǔ)言是一種以文本形...
VHDL語(yǔ)言編程用什么編譯軟件_需要看哪方面的書(shū)籍
本文主要介紹了VHDL語(yǔ)言編程用什么編譯軟件以及學(xué)習(xí)VHDL語(yǔ)言需要看哪方面的書(shū)籍,最后還闡述了學(xué)習(xí)VHDL語(yǔ)言應(yīng)注意的幾個(gè)問(wèn)題盤(pán)點(diǎn)。
2018-05-17 標(biāo)簽:vhdl語(yǔ)言vhdl編輯器 3.3萬(wàn) 0
IC前端設(shè)計(jì)(邏輯設(shè)計(jì))和后端設(shè)計(jì)(物理設(shè)計(jì))的詳細(xì)解析
IC前端設(shè)計(jì)(邏輯設(shè)計(jì))和后端設(shè)計(jì)(物理設(shè)計(jì))的區(qū)分:以設(shè)計(jì)是否與工藝有關(guān)來(lái)區(qū)分二者;從設(shè)計(jì)程度上來(lái)講,前端設(shè)計(jì)的結(jié)果就是得到了芯片的門(mén)級(jí)網(wǎng)表電路。
設(shè)計(jì)一個(gè)1位的二選一多路選擇器及其VHDL描述
本文首先介紹了二選一多路選擇器真值表,其次介紹了1位二選一多路選擇器設(shè)計(jì)及其VHDL描述,最后介紹了它的邏輯表達(dá)式實(shí)現(xiàn)。
基于VHDL的電子計(jì)時(shí)器的設(shè)計(jì)方法詳解
本文為大家介紹電子計(jì)時(shí)器的VHDL設(shè)計(jì)方法。
2018-01-29 標(biāo)簽:vhdlvhdl代碼電子計(jì)時(shí)器 2.6萬(wàn) 0
當(dāng)然階段四純屬個(gè)人的對(duì)未來(lái)的推測(cè),但是,近年來(lái),F(xiàn)PGA也高速發(fā)展,明顯有當(dāng)年匯編語(yǔ)言開(kāi)發(fā)到C高級(jí)語(yǔ)言開(kāi)發(fā)的趨勢(shì),我們是不是應(yīng)該不局限于只學(xué)習(xí)FPG...
7段數(shù)碼管顯示的VHDL設(shè)計(jì)(兩款設(shè)計(jì)方案)
數(shù)碼管可分為七段數(shù)碼管和八段數(shù)碼管,區(qū)別在于八段數(shù)碼管比七段數(shù)碼管多一個(gè)用于顯示小數(shù)點(diǎn)的發(fā)光二極管單元DP(decimal point),其基本單元是發(fā)...
2018-01-29 標(biāo)簽:數(shù)碼管vhdlvhdl設(shè)計(jì) 2.2萬(wàn) 0
vhdl數(shù)碼管動(dòng)態(tài)掃描程序設(shè)計(jì)(四種設(shè)計(jì)方案)
本文為大家?guī)?lái)四種不同的vhdl數(shù)碼管動(dòng)態(tài)掃描程序設(shè)計(jì)。
本文主要介紹了vhdl按鍵控制數(shù)碼管顯示。利用VHDL來(lái)實(shí)現(xiàn)程序控制有這些優(yōu)點(diǎn):VHDL支持自頂至下的和基于庫(kù)的設(shè)計(jì)方法,而且支持同步電路、異步電路、現(xiàn)...
Vivado使用技巧:debug仿真設(shè)計(jì)的三種調(diào)試方法
源代碼級(jí)別調(diào)試 Vivado Simulator提供了在仿真過(guò)程中debug設(shè)計(jì)的特性,通過(guò)為源代碼添加一些可控制的執(zhí)行條件來(lái)檢查出問(wèn)題的地方。總的來(lái)說(shuō)...
了解一些基礎(chǔ)的、用來(lái)處理數(shù)據(jù)的集成電路芯片
可是,這么多芯片,按照功能分類,有專門(mén)用于計(jì)算的、有專門(mén)用于控制的、有專門(mén)用于存儲(chǔ)的……按照集成電路規(guī)模分,有超大規(guī)模,大規(guī)模,和古老的中規(guī)模、小規(guī)模。...
Verilog HDL是一種硬件描述語(yǔ)言,以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言,用它可以表示邏輯電路圖、邏輯表達(dá)式,還可以表示數(shù)字邏輯系統(tǒng)所完...
通過(guò)LPM_ROM模塊和VHDL語(yǔ)言為核心設(shè)計(jì)多功能信號(hào)發(fā)生器
以FPGA芯片為載體, 通過(guò)QuartusII 的LPM_ROM 模塊和VHDL 語(yǔ)言為核心設(shè)計(jì)一個(gè)多功 能信號(hào)發(fā)生器,根據(jù)輸入信號(hào)的選擇可以輸出遞增鋸...
最流行的硬件設(shè)計(jì)語(yǔ)言,VHDL和Verilog比較
在源文件、批處理文件的開(kāi)始應(yīng)該包含一個(gè)文件頭、文件頭一般包含的內(nèi)容如下例所示:文件名,作者,模塊的實(shí)現(xiàn)功能概述和關(guān)鍵特性描述,文件創(chuàng)建和修改的記錄,包括...
2018-08-09 標(biāo)簽:VHDL硬件設(shè)計(jì) 1.4萬(wàn) 0
用VHDL語(yǔ)言設(shè)計(jì)數(shù)據(jù)傳輸系統(tǒng)中的HDB3編碼器
將基于VHDL的HDB3編碼用在光纖通信系統(tǒng)中作為誤碼儀測(cè)試誤碼的HDB3轉(zhuǎn)換器,能滿足實(shí)際測(cè)試的需要。且運(yùn)用基于VHDL的可編程芯片開(kāi)發(fā)技術(shù)將相關(guān)的信...
芯片設(shè)計(jì)之邏輯等價(jià)檢查 (LEC)
除了 Verilog 和 VHDL 支持讀取設(shè)計(jì)文件外,Conformal 工具還支持讀取 Verilog 標(biāo)準(zhǔn)仿真庫(kù)和 Liberty 格式庫(kù)。
2022-05-13 標(biāo)簽:芯片設(shè)計(jì)vhdlD觸發(fā)器 1.3萬(wàn) 1
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