在過去，光纖通信通常被用于長距離通信(50公里以上)，但這些高端接口產(chǎn)品在全球范圍內(nèi)的需求量是非常有限的。最近，那些運營大數(shù)據(jù)中心的公司(Facebook、谷歌、Amazon等)正在替換服務(wù)器之間的傳統(tǒng)銅線連接方式?；阢~連接的方法被認(rèn)為是提升數(shù)據(jù)傳輸能力的瓶頸，而光通信則可以顯著增加服務(wù)器之間的帶寬，降低系統(tǒng)復(fù)雜性、功耗以及成本。

英特爾光通信團(tuán)隊的工程師總結(jié)了硅光子技術(shù)在不同接口距離上的潛力。傳統(tǒng)的光通信將主要用于長距離通信。由于低功耗、低成本和高帶寬的結(jié)合，硅光子將在更短的距離內(nèi)取代電通信。

增加帶寬的同時降低成本和功耗

因此，光互連供應(yīng)商現(xiàn)在需要生產(chǎn)大量的產(chǎn)品以應(yīng)對以上需求。為了降低成本，他們將光學(xué)部件（激光二極管、光電探測器）與數(shù)字控制電路分開。對于電子集成電路來說，常規(guī)的CMOS工藝可以用于大規(guī)模生產(chǎn)。同時在過去的十年里隨著多項技術(shù)的突破，傳統(tǒng)的CMOS工藝現(xiàn)在已經(jīng)可以用來制造各種光學(xué)元件，如波分復(fù)用器（WDM）、激光器、探測器、波導(dǎo)（例如SOI工藝）。

混合2.5D和3D集成

通過先進(jìn)封裝技術(shù)，比如2.5D(electronic interposer)和3D(flip-chip)集成，可以把光電器件封裝在一個IC中使用?；旌霞稍试S設(shè)計人員為每個功能選擇最佳的工藝選項。例如，數(shù)字功能可以集成在高性能、小尺寸的高端CMOS工藝技術(shù)中。但光子芯片無法從這種最小的特征尺寸中受益因此可以采用更加成熟的SOI技術(shù)進(jìn)行設(shè)計，從而顯著降低了總成本。

2.5D光電集成IC (CPU)

使用倒裝芯片鍵合工藝在硅光子器件上封裝電IC（驅(qū)動器）-IOP 2016[1]

光鏈路需要定制ESD鉗位

用于控制光學(xué)部件和在收發(fā)后處理信號的集成電路是使用先進(jìn)的CMOS技術(shù)（如28nm）制造的。接口由高速（25Gbps或更高）SerDes型電路組成。設(shè)計者利用薄氧化物晶體管來制造這種的高速差分電路。然而，這些晶體管卻非常敏感，很容易在靜電放電（ESD）等瞬態(tài)事件中被損壞。因為這些晶體管在瞬態(tài)過程中能承受的最大電壓不超過4V。

盡管敏感的PAD并未連接到封裝的外部，但它們在組裝過程中仍可能受到ESD應(yīng)力。因此需要在PAD處插入足夠的多保護(hù)鉗位。另一方面，對于信號完整性來說，限制PAD和電源線之間的電容同樣很重要。多位學(xué)者已經(jīng)在研究中選擇了具有低寄生電容的片上ESD保護(hù)方法。比如基于二極管或SCR保護(hù)的概念已用于RC芯片[2-6]。然而，對于那些在低電壓下運行的最敏感的接口來說，I/O上基于雙二極管結(jié)合一個（分布式的）電源鉗位ESD保護(hù)并不一定有效[6]。

許多先進(jìn)的CMOS晶圓代工廠提供了整套的I/O和ESD保護(hù)電路。然而，這些標(biāo)準(zhǔn)的、通用的接口塊并不適合硅光芯片的設(shè)計。

—通用ESD單元漏電電流過高

—高速接口通常在低于標(biāo)準(zhǔn)I/O電壓水平下工作（與I/O電路的1.8V、2.5V或3.3V相比，1.0V或更低）

—高速SerDes電路不能承受信號路徑上增加的大量寄生電容或電阻。一個典型的模擬I/O將引入150fF的寄生電容，遠(yuǎn)遠(yuǎn)高于電路所能容忍的范圍。

在過去的10年里，多家硅光子產(chǎn)品設(shè)計公司已經(jīng)聯(lián)系Sofics并尋求技術(shù)支持。在這些項目中，我們著重于保護(hù)晶片上的高速接口（Tx，Rx）以及低電壓壓PAD。

下面將研究兩個案例

案例1:28nm CMOS中28Gbps接口的ESD保護(hù)

對于1.8V的常規(guī)低速I/Os, 晶圓代工廠提供的模擬/數(shù)字I/O庫就足夠了。這些PAD的ESD要求為2kV HBM。但另一方面，代工廠庫中提供的模擬I/Os為高速接口引入了過多的寄生電容。設(shè)計者要求ESD器件的總電容降低到15fF以下。

28nm CMOS SoC與硅光子器件共同封裝在一個共享/混合集成封裝中。該封裝是在ESD受控環(huán)境下進(jìn)行的。ESD防護(hù)等級降至200V HBM[7]。

28Gbps接口使用了差分對的概念。1V功能電路采用0.9V內(nèi)核晶體管以保證開關(guān)速度。然而，這些晶體管將Rx、Tx信號的可用ESD設(shè)計窗口減少到4V。ESD保護(hù)的其他要求包括低漏電和小硅面積。

ESD保護(hù)設(shè)計包括一個完整的本地保護(hù)鉗位概念，如下圖所示。集成了一個1V電源鉗，以確保所有應(yīng)力情況都能在接口處進(jìn)行本地處理，并消除了母線電阻的影響。整個鉗位結(jié)構(gòu)與基板隔離以減少來自襯底的噪音，這些噪音還可能來自芯片上與之較遠(yuǎn)的數(shù)字電路。

SerDes電路的Rx和Tx節(jié)點的完整本地保護(hù)方法的示意圖（左）。 它基于Sofics專有的SCR ESD器件。 基于SCR的1V電源鉗位集成在同一布局中（右）。 ESD的總面積為683.75um2。

I/O PAD 上的總寄生電容來自不同方面。結(jié)電容可以很容易地從代工廠提供的二極管Spice模型中得出。與本地ESD鉗位電路的金屬連接會增加大量電容。寄生金屬電容可以從PEX提取中得出。減小金屬連接的寬度可以減小電容，但也會降低連接的穩(wěn)健性。最小金屬寬度是由我們通過對不同金屬實施ESD應(yīng)力得出的。當(dāng)客戶要求具有超低電容（遠(yuǎn)低于100fF）的ESD保護(hù)時，PEX提取中將包括Metal dummy部分（先進(jìn)工藝中的CMP要求）。通過迭代（布局，PEX提?。?，ESD鉗位電路的總寄生電容減小至小于15fF。下圖顯示了電容值與PAD上偏置電壓的關(guān)系。

采用TSMC 28nm技術(shù)設(shè)計的完整本地ESD保護(hù)鉗位的I / O電壓兩端的寄生電容（僅總電容和結(jié)電容）

在迭代過程中，為了減少金屬連接對寄生電容的貢獻(xiàn)，使用了一些規(guī)則：

—移除不必要的過孔連接

—盡可能減少金屬層1，僅將其放在在連接擴(kuò)散區(qū)的頂部

—防止金屬層1穿過結(jié)區(qū)

—垂直(向上)連接

即使通過以上方法降低寄生電容，在高級節(jié)點上仍有40%以上的寄生ESD電容與金屬連接有關(guān)。

案例2:N7 FinFET上的硅光子學(xué)解決方案

為了進(jìn)一步增加光互連的帶寬(超過56 Gbps)，我們的客戶采用了TSMC 7nm FinFET技術(shù)。我們提出的ESD解決方案與之前的方案相似。我們創(chuàng)建了兩個版本的ESD保護(hù)方案，一個是50fF的寄生電容，另一個是小于15fF的版本。對臺積電7nm FinFET工藝的測試表明，基于SCR的本地鉗位性能符合預(yù)期。

TSMC N7工藝的硅片測試結(jié)果。3個版本（目標(biāo)要求不同）的ESD方案的TLP結(jié)果。

在7nm技術(shù)中，內(nèi)核晶體管（柵極到源極和漏極到源極）的故障電壓約為3V。幸運的是，在許多SerDes應(yīng)用中，由于其他晶體管串聯(lián)在一起，所以有更多的余量。 根據(jù)電路原理，這些電路在ESD條件下的故障電壓約為4-5V。

7nm低電容ESD鉗位電路已集成到兩個用于高速接口的設(shè)計中。對于15fF版本，典型、快速和慢速工藝角的IO電壓上的仿真寄生電容如左圖所示。它包括結(jié)電容（來自Spice模型）和金屬化電容（基于PEX提取）。

模擬了15fF版本在7nm，外加輸入輸出電壓和3工藝角的寄生電容。

除了低寄生電容外，基于SCR的解決方案還具有低漏電流特性，比代工廠提出的ESD解決方案低幾個數(shù)量級。 15fF版本的漏電測量如下所示。

在低溫（25°C）和高溫（125°C）下進(jìn)行漏電流測量。 即使在高溫下，ESD方案的漏電流在整個電壓范圍（0至0.75V）內(nèi)也保持在1 nA以下。

結(jié)論

硅光子技術(shù)可以促進(jìn)（光學(xué)）通信市場的強勁增長。 借助光、電芯片的大規(guī)模生產(chǎn)機(jī)會以及2.5D和3D混合集成的可用性，可以滿足市場的所有要求：更低的功耗，更低的成本，更大的容量，更高的帶寬。

集成在硅光子產(chǎn)品中的高速SerDes接口需要以最小的寄生電容提供足夠高的保護(hù)。在本文中，我們展示了用于28-56Gbps接口的TSMC? 28nm和TSMC N7 FinFET的ESD保護(hù)鉗位。在保證ESD魯棒性的同時，實現(xiàn)了低于20fF的創(chuàng)紀(jì)錄的低寄生電容水平。

審核編輯：黃飛