首先簡要介紹了射頻數(shù)字化短波發(fā)射機的基本原理以及AD9957芯片的主要功能，然后提出了一種利用AD9957芯片QDUC模式實現(xiàn)射頻數(shù)字化短波發(fā)射機內(nèi)部數(shù)字上變頻模塊和數(shù)/模轉(zhuǎn)換模塊的方案，對該模式下基帶數(shù)據(jù)產(chǎn)生、時鐘配置和串口編程的方法進(jìn)行詳細(xì)闡述，最后給出了AD9957在短波發(fā)射機中應(yīng)用方案的仿真結(jié)果和硬件實測結(jié)果。

1.引言

數(shù)字化短波發(fā)射機的設(shè)計思路是盡可能讓數(shù)/模轉(zhuǎn)換器（Digital to Analog Converter，DAC）靠近天線，盡可能用數(shù)字信號處理代替?zhèn)鹘y(tǒng)模擬信號處理。隨著DSP、FPGA等硬件水平的提高，射頻數(shù)字化短波發(fā)射機已成為現(xiàn)實。本文將介紹一種能完成正交上變頻和數(shù)/模轉(zhuǎn)換的專用芯片——AD9957，并對AD9957在射頻數(shù)字化短波發(fā)射機中的應(yīng)用進(jìn)行分析研究。

2.射頻數(shù)字化短波發(fā)射機原理

早期短波發(fā)射機都是模擬系統(tǒng)，音頻輸入信號經(jīng)過SSB調(diào)制、多次混頻、濾波和放大，音頻信號才能搬移到射頻頻段。在射頻數(shù)字化短波發(fā)射機中，大部分模擬電路被數(shù)字電路代替，基帶信號直接由數(shù)字上變頻模塊轉(zhuǎn)發(fā)至短波發(fā)射頻段；DAC完成數(shù)字信號向模擬信號的轉(zhuǎn)變；模擬信號經(jīng)過功率放大器和匹配網(wǎng)絡(luò)，最后由天線發(fā)射［1］，如圖1所示。

3.AD9957概述

AD9957芯片是ADI公司生產(chǎn)的通用數(shù)字正交上變頻器，它集成了一個高速、直接數(shù)字頻率合成器（Direct Digital Synthesizer ，DDS）、一個高性能、高速的14 位DAC、時鐘乘法器電路、數(shù)字濾波器和其他DSP功能［2］。AD9957有三種工作模式：正交數(shù)字上變頻（Quadrature Digital Up Converter，QDUC）模式、DAC內(nèi)插模式和單音模式。利用AD9957的QDUC模式，可實現(xiàn)射頻數(shù)字化短波發(fā)射機內(nèi)數(shù)字上變頻和數(shù)/模轉(zhuǎn)換部分。

在QDUC模式中，輸入正交的兩路信號：I（t）和Q（t），數(shù)據(jù)分配器和格式器對I和Q進(jìn)行解交錯處理，以便每個樣本沿著內(nèi)部數(shù)據(jù)通路以并行方式傳輸。半帶濾波器和級聯(lián)梳狀積分（Cascad Comb Intergrator，CCI）濾波器對基帶信號進(jìn)行內(nèi)插濾波，分別使輸入信號的采樣率提高4倍和2~63倍。提高基帶信號采樣率的作用是能夠與DDS 內(nèi)核產(chǎn)生的正交（正弦和余弦）本振信號相乘并相加，從而產(chǎn)生正交上變頻數(shù)據(jù)流。反CCI濾波器和反SINC濾波器分別對CCI濾波器和DAC產(chǎn)生的通帶幅度衰減進(jìn)行補償。QDUC模式的功能框圖［3］如圖2所示。

4、QDUC模式

/4.1I/Q數(shù)據(jù)產(chǎn)生

I/Q數(shù)據(jù)分別為基帶數(shù)據(jù)的同相分量和正交分量，采用18位二進(jìn)制補碼或偏移二進(jìn)制表示每個采樣點的大小?；鶐?shù)據(jù)的容量由數(shù)據(jù)時長和采樣速率共同決定。例如，發(fā)送1 s的基帶數(shù)據(jù)，采樣速率為5 MHz，則需要1×5×18=90 Mbit數(shù)據(jù)容量。如果基帶數(shù)據(jù)為矩形脈沖序列，在輸入芯片數(shù)據(jù)端口前必須經(jīng)過脈沖整形。QDUC模式下數(shù)據(jù)讀取時序圖如圖3所示，TxENABLE是選通用戶數(shù)據(jù)的信號，當(dāng)信號為真時允許將數(shù)據(jù)鎖存到器件中。PDCLK為并行數(shù)據(jù)時鐘，該信號頻率等于基帶數(shù)據(jù)的采樣速率。通常情況下，采用PDCLK上升沿鎖存數(shù)據(jù)至數(shù)據(jù)端口。在QDUC模式下，AD9957的并行端口上交替出現(xiàn)I和Q數(shù)據(jù)字，每個PDCLK有效沿捕捉一個18 位I或Q字。因此，PDCLK時鐘速率為：

其中，fSYSCLK是DAC的采樣速率；R是CCI濾波器的插值因子。半帶濾波器插值因子為定值4，CCI濾波器插值因子為R，則I或Q數(shù)據(jù)各自的速率為fSYSCLK/4R， 所以PDCLK時鐘速率為fSYSCLK/2R。

4.2時鐘配置

通過芯片上REF_CLK/REF_CLK輸入引腳，有兩種方式為AD9957提供參考時鐘輸入，分別是直接驅(qū)動和晶振驅(qū)動。

直接驅(qū)動允許直接輸入頻率在60 MHz~1 GHz之間的信號作為芯片的系統(tǒng)時鐘。也可以輸入低頻信號，由芯片內(nèi)部的鎖相環(huán)（PLL）倍頻為400 MHz~1 GHz。晶體驅(qū)動是由晶振產(chǎn)生參考時鐘，然后倍頻至相應(yīng)的系統(tǒng)時鐘頻段。

AD9957采用了一種數(shù)?；旌湘i相環(huán)，即電荷泵鎖相環(huán)CPPLL（Charge Pump PhaseLock Loop），其基本結(jié)構(gòu)如圖4所示，主要由鑒頻鑒相器PFD（PhaseFrequence Detector）、電荷泵CP（Charge Pump）、低通濾波器LPF（LowPass Filter）、分頻器（Divider）和壓控振蕩器VCO（Voltage Control Oscillator）組成［4］。

LPF采用三階環(huán)路濾波器［5］，如圖5所示。

圖5三階無源環(huán)路濾波器

其中R2為1 kΩ，C3為1.1 pF，其余參數(shù)根據(jù)設(shè)計需要在芯片外圍焊接，計算公式如下：

其中，KD為電荷泵電流值； KV為VCO增益； N為反饋分配系數(shù)；φ為相位余量； fOL為開環(huán)帶寬。

在硬件測試中，取KD=287 μA，KV=500 MHz/V，N=20，fOL=1.2 MHz，φ=45°。計算得出，R1為1 211 Ω，C1為300 pF，C2為46 pF。

4.3串口編程

AD9957串行 I/O端口兼容了包括 Motorola 6905/11 SPI 和 Intel 8051 SSR 協(xié)議在內(nèi)的大多數(shù)同步傳輸格式［2］。

串行通信周期可分為兩個階段。第一個是指令階段，將要訪問的寄存器地址字節(jié)寫入 AD9957，并定義第二階段進(jìn)行寫入或者讀取。第二階段為寫入周期或者讀取周期，分別指從串行端口控制器向串行端口緩沖器傳輸數(shù)據(jù)和從有效寄存器讀取數(shù)據(jù)。寫入周期結(jié)束后，編程數(shù)據(jù)駐留在串行端口緩沖器中，處于無效狀態(tài)。I/O_UPDATE 將串行端口緩沖器中的數(shù)據(jù)傳輸?shù)接行Ъ拇嫫?。對于讀取周期，不需要I/O_UPDATE，數(shù)據(jù)在時鐘下降沿輸出。

此外，AD9957支持 MSB 優(yōu)先或 LSB 優(yōu)先傳輸格式。串行接口端口可以配置為單腳輸入/輸出（SDIO）或者雙腳分別輸入和輸出（SDIP和SDO）；I/O復(fù)位（I/O_RESET）信號和低電平有效片選（CS）信號控制串口通信是否進(jìn)行，提高了設(shè)計系統(tǒng)靈活性。

5結(jié)論

采用碼率為2 kb/s的自定義序列（1011010）作為基帶數(shù)據(jù)，采用Systemview軟件搭建QDUC模式功能電路，并進(jìn)行仿真驗證。仿真過程中，脈沖整形采用的升余弦濾波器滾降系數(shù)為0.5，200倍內(nèi)插濾波，輸出載頻25 MHz，仿真結(jié)果如圖6所示。

硬件測試結(jié)果如圖7所示，實際測試結(jié)果和仿真結(jié)果基本一致。

綜上所述，AD9957應(yīng)用于短波發(fā)射機，實現(xiàn)射頻數(shù)字化，具備實際可行性。