系統(tǒng)級(jí)測(cè)試

　　現(xiàn)代高集成度的芯片有著“射頻到比特流”（“RF-to-bits”）或“射頻到模擬基帶”的構(gòu)架。射頻部分集成度提高帶來(lái)最大的沖擊之一是測(cè)試模式的轉(zhuǎn)移，即使得系統(tǒng)級(jí)的測(cè)試成為可能。系統(tǒng)級(jí)測(cè)試有優(yōu)點(diǎn)也有缺點(diǎn)，最大的優(yōu)點(diǎn)是可以減少測(cè)試時(shí)間，最大的缺點(diǎn)是它目前并沒(méi)有被業(yè)界廣泛接受。而且，這是一個(gè)非常有爭(zhēng)議的題目。系統(tǒng)級(jí)測(cè)試基本上是根據(jù)被測(cè)件（DUT）將要使用的功能進(jìn)行測(cè)試。它非常類(lèi)似在數(shù)字調(diào)制中的通過(guò)／不一通過(guò)（go／no-go）測(cè)試，如比特誤碼率（BER）和矢量誤差幅度（EVM）測(cè)試。這種測(cè)試通過(guò)使用帶有數(shù)字調(diào)制信息的信號(hào)來(lái)模擬無(wú)線(xiàn)芯片在天線(xiàn)端接收的信號(hào)或有線(xiàn)RF芯片的輸入信號(hào)宋達(dá)到測(cè)試目的。

　　傳統(tǒng)上，連續(xù)波（CW），單音或雙音（Two tone）信號(hào)被廣泛用來(lái)進(jìn)行RF測(cè)試。這些測(cè)試方法被使用是因?yàn)楹?jiǎn)單獨(dú)立的RF芯片結(jié)構(gòu)（如RF輸入和RF輸出）。由于這些獨(dú)立的結(jié)構(gòu)被整合，那么最終的芯片結(jié)構(gòu)將變得擁擠和復(fù)雜。一些反對(duì)系統(tǒng)級(jí)測(cè)試者認(rèn)為人們?cè)赗&D階段無(wú)法花費(fèi)足夠的時(shí)間去考慮是否所有的測(cè)試能夠保證抓出芯片中所有出問(wèn)題的部分。為了解決這個(gè)問(wèn)題，同時(shí)保證盡量少的測(cè)試時(shí)間，目前所有的這些系統(tǒng)級(jí)測(cè)試把傳統(tǒng)的功能測(cè)試（Functional Testing）加入進(jìn)來(lái)作為補(bǔ)充。當(dāng)產(chǎn)品成熟或設(shè)計(jì)和制造者的信心增加時(shí)，這些功能測(cè)試的數(shù)量可以逐漸減少。

　　另外一個(gè)針對(duì)生產(chǎn)測(cè)試的方法是在全面測(cè)試系統(tǒng)級(jí)芯片中做一些折衷［1］。那就是，把系統(tǒng)級(jí)測(cè)試（如BER和EVM）測(cè)試作為正常的生產(chǎn)測(cè)試計(jì)劃，但是同時(shí)周期性的加入特性測(cè)試（Characterization Test）計(jì)劃，如每100個(gè)DUT一次。這樣就在保證有效的生產(chǎn)測(cè)試的同時(shí)也能給設(shè)計(jì)和制造工程師反饋回有用的信息。采用這種方法，有效的測(cè)試時(shí)間可以定義為：

　　例如，如果生產(chǎn)測(cè)試訃劃的執(zhí)行時(shí)間為2．0s并且每50個(gè)DUT（N=50）執(zhí)行一次為期60s的特性測(cè)試，那么有效的測(cè)試時(shí)間為3．16s。當(dāng)產(chǎn)品成熟和需要更少的反饋信息時(shí)，就可以通過(guò)增加N來(lái)降低有效的測(cè)試時(shí)間。如果N增加到200，那么有效的測(cè)試時(shí)間就變?yōu)?．29s。

　　射頻晶片探針測(cè)試

　　傳統(tǒng)上，尤其在RF測(cè)試領(lǐng)域，晶片探針測(cè)試通常最后會(huì)被封裝測(cè)試代替，這是因?yàn)樵缙诘木结樅途结?a target="_blank">接口的設(shè)計(jì)難于處理在RF頻段上接口之間產(chǎn)生的寄生電容和電感問(wèn)題，噪聲的處理同樣也是一個(gè)大的問(wèn)題，然而，隨著SIP（System-in-a-package）的出現(xiàn)使封裝更復(fù)雜和相應(yīng)的封裝成本上升，以及直接銷(xiāo)售KGD（Know-good-die），這些改變使得晶片探針測(cè)試很有必要。而且，由于不同功能的晶粒（die）組合在一個(gè)封裝里，舉一個(gè)最壞的情況，一個(gè)良率低的便宜的晶?？赡軗p害整個(gè)封裝，使得價(jià)格昂貴的晶粒（加上封裝）都沒(méi)用。這些需求驅(qū)動(dòng)著RF晶片探針測(cè)試技術(shù)前進(jìn)。

　　SIP的概念同樣進(jìn)入整合的范疇。對(duì)于SIP，測(cè)試可以在封裝后進(jìn)行，也可以在各個(gè)部分整合之前晶片階段進(jìn)行。通常，在大部分封裝測(cè)試前，各個(gè)組成的晶粒需要單獨(dú)進(jìn)行探針測(cè)試，對(duì)于RF芯片，現(xiàn)在晶片級(jí)必須進(jìn)行測(cè)試，但是在過(guò)去對(duì)于RF芯片這些測(cè)試是盡量避免的。結(jié)果就是，KGD使得RF芯片的晶片探針測(cè)試逐漸成為主流。

　　SIP與SOC

　　SOC的正式定義是在單一芯片上構(gòu)建一個(gè)系統(tǒng)，然而，最近引入了多個(gè)晶粒在一個(gè)封裝中，即SIP技術(shù)已經(jīng)發(fā)展起來(lái)了。在SOC芯片中，核（Core）是在硅片級(jí)被整合的。在SIP中，同樣的整合是在封裝級(jí)發(fā)生的。隨著SIP的出現(xiàn)，不同的IP（Intellectual Property）可以用在同一個(gè)封裝內(nèi)。實(shí)際上，在某些情況下，不同廠家的晶粒（die）也可以在一起使用。講到這里我們必須引入一個(gè)“內(nèi)核”的術(shù)語(yǔ)，所謂內(nèi)核是指一個(gè)功能模塊、電路模塊或單獨(dú)的IP。內(nèi)核這個(gè)術(shù)語(yǔ)在傳統(tǒng)的SOC芯片設(shè)計(jì)和測(cè)試領(lǐng)域已經(jīng)使用很多年了，這個(gè)概念對(duì)于RF測(cè)試工程師來(lái)說(shuō)有一點(diǎn)新，這主要是因?yàn)橹皇窃谧罱?dú)立的RF芯片功能模塊（如低噪聲放大器，混頻器等）才與數(shù)字或模擬功能模塊放到同一個(gè)晶粒（die）中。RF內(nèi)核放到SOC或SIP中這兩種集成方法的主要不同是各自相應(yīng)帶來(lái)的成本好處，這些好處可以分別通過(guò)其內(nèi)部使用核的函數(shù)表達(dá)，這兩種集成方式的不同包括：其內(nèi)核預(yù)期的良率和產(chǎn)品封裝的成本。就像決定是去測(cè)試各個(gè)單獨(dú)內(nèi)核還是測(cè)試整個(gè)SIP，這也是各個(gè)獨(dú)立內(nèi)核良率的函數(shù)。考慮到這里，SIP的整體良率就變成下式：

　　YSiP=Ycore1×Ycore2×…×YcoreN

　　因此，可以非常明顯的看到，在一個(gè)SIP中有越多的核，SIP的整體良率越依賴(lài)于其封裝中各個(gè)單獨(dú)核的良率。而且，只要有一個(gè)良率不好的核就會(huì)導(dǎo)致許多其它好的核和整個(gè)封裝報(bào)廢。然而，從正面來(lái)看，如果制造過(guò)程得到了很好的控制并且良率很高，等到所有的晶粒被封裝成SIP時(shí)，那么測(cè)試的成本就會(huì)有非常大的減少，尤其當(dāng)系統(tǒng)級(jí)的測(cè)試得以實(shí)現(xiàn)時(shí)。

　　設(shè)計(jì)工程師的新責(zé)任

　　在傳統(tǒng)的數(shù)字測(cè)試領(lǐng)域，終測(cè)的算法通常是由芯片的設(shè)計(jì)人員提供的，而且經(jīng)常把這些算法寫(xiě)入芯片中。通常，設(shè)計(jì)人員和測(cè)試工程師在整個(gè)產(chǎn)品的生命周期中都不會(huì)有合作機(jī)會(huì)。然而，隨著芯片集成度的提高，很多事情都發(fā)生了改變，如設(shè)計(jì)人員和測(cè)試工程師就必須共同工作解決測(cè)試問(wèn)題。例如，在RF領(lǐng)域，設(shè)計(jì)人員必須打破成規(guī)努力向前看，為新的生產(chǎn)測(cè)試方法規(guī)劃策略和芯片架構(gòu)。對(duì)于RF 、SOC和SIP，除了要考慮成本和管理的問(wèn)題，還有一些其它的因素需要考慮。它們是：

　?。?）如何利用RF內(nèi)核的工程設(shè)計(jì)和分析工具（EDA）去處理測(cè)試成本問(wèn)題。

　　（2）沒(méi)計(jì)人員和測(cè)試工程師如何積極配合去創(chuàng)建一個(gè)具有成本優(yōu)勢(shì)的可測(cè)性設(shè)計(jì)（DFT）架構(gòu)。

　　（3）如何與測(cè)試開(kāi)發(fā)團(tuán)隊(duì)合作爭(zhēng)取更快的產(chǎn)品上市時(shí)間。

　　數(shù)字內(nèi)核（Core）測(cè)試可以使用功能測(cè)試或結(jié)構(gòu)測(cè)試的方法達(dá)到。在過(guò)去的幾年中，在降低測(cè)試成本方面，EDA公司取得主要大的進(jìn)步是在其工具中引入測(cè)試程序產(chǎn)生數(shù)據(jù)壓縮和診斷能力。這些能力可以加速產(chǎn)品面市的時(shí)間，降低測(cè)試時(shí)間，利用低成本的測(cè)試機(jī)臺(tái)，EDA公司在數(shù)字領(lǐng)域和模擬領(lǐng)域的內(nèi)置自檢技術(shù)（BIST）的競(jìng)爭(zhēng)優(yōu)勢(shì)顯著增加。但是，估計(jì)這樣一個(gè)優(yōu)勢(shì)在RFBIST架構(gòu)普遍應(yīng)用之后的一段時(shí)間內(nèi)就會(huì)消失，這就意味著RF內(nèi)核可能成為SOC或SIP芯片中測(cè)試成本最高的部分。當(dāng)前只有ATE公司在集成的RF內(nèi)核方面可以提供一些形式的成本降低，另外并行測(cè)試的執(zhí)行需要ATE機(jī)臺(tái)的支持，并行測(cè)試是在芯片級(jí)進(jìn)行的，它利用了SOC和SIP芯片內(nèi)核整合的優(yōu)點(diǎn)，把多顆芯片（Multi-site）并行測(cè)試的概念擴(kuò)展到同一芯片的多內(nèi)核（Muti-core）測(cè)試中，并行測(cè)試需要內(nèi)核可以獨(dú)立的訪問(wèn)和控制，這種獨(dú)立性是可以由SIP芯片的RF內(nèi)核物理隔離或SOC芯片在設(shè)計(jì)階段使IP內(nèi)核物理隔離達(dá)到。在SOC和SIP中，當(dāng)RF內(nèi)核可以單獨(dú)測(cè)試或與其它內(nèi)核并行測(cè)試時(shí)，它可以與其它測(cè)試時(shí)間相當(dāng)?shù)膬?nèi)核共享同樣測(cè)試時(shí)間，從而降低整個(gè)測(cè)試時(shí)間。并行測(cè)試必須通過(guò)設(shè)計(jì)人員和測(cè)試工程師的合作才能達(dá)到。

　　在SIP中，當(dāng)有—個(gè)物理隔離的晶粒（die），提供封裝的連接并不會(huì)降低其訪問(wèn)和控制的獨(dú)立性，因此并行測(cè)試應(yīng)用并不會(huì)影響芯片的設(shè)計(jì)周期。測(cè)試工程師只需從設(shè)計(jì)人員處獲得有限信息的就可以執(zhí)行并行測(cè)試，如果說(shuō)芯片的集成度提高和測(cè)試成本降低的需求使得設(shè)計(jì)人員和測(cè)試工程師在項(xiàng)目的早期就必須進(jìn)行高層次的交流，那么，分離內(nèi)核的并行測(cè)試和RFDFT成功應(yīng)用就需要測(cè)試工程師和設(shè)計(jì)工程師更直接的交流了，只有通過(guò)這樣的交流才能了解：并行測(cè)試方法對(duì)測(cè)試時(shí)間減少帶來(lái)的好處以及產(chǎn)品上市時(shí)間對(duì)這些設(shè)計(jì)修改的要求。

　　在SOC芯片出現(xiàn)之前，測(cè)試工程師通常被分配給一個(gè)芯片并且要求負(fù)責(zé)實(shí)現(xiàn)由設(shè)計(jì)人員或市場(chǎng)需求定義的所有的測(cè)試項(xiàng)目。對(duì)于多內(nèi)核的SOC芯片，通常不期望一個(gè)測(cè)試工程師具備測(cè)試SOC中所有技術(shù)（如RF，混合信號(hào)，數(shù)字信號(hào)）的能力，更不期望一個(gè)工程師的努力就能夠達(dá)到產(chǎn)品面市的時(shí)間。現(xiàn)在，通常由多個(gè)工程師在一起合作測(cè)試一個(gè)芯片，通過(guò)他們不同的測(cè)試程序的整合來(lái)應(yīng)用到最后的晶片或封裝測(cè)試中，這種在測(cè)試領(lǐng)域新的組織結(jié)構(gòu)使得ATE能夠提供平滑的測(cè)試整合。

　　RF內(nèi)置自檢測(cè)試技術(shù)

　　內(nèi)置自檢測(cè)試技術(shù)在數(shù)字電路的設(shè)計(jì)和測(cè)試中已經(jīng)使用很多年了，但是在RF電路中應(yīng)用還是初期。BIST測(cè)試的目的是去發(fā)現(xiàn)晶體管級(jí)的缺陷，一個(gè)傳統(tǒng)上不為RF測(cè)試工程師注意的更細(xì)的級(jí)別。

　　最近，在RF芯片上實(shí)現(xiàn)BIST的研究已經(jīng)出現(xiàn)。圖1顯示了現(xiàn)代零中頻（ZIF）無(wú)線(xiàn)收發(fā)器的架構(gòu)圖。整合出現(xiàn)在所有的功能模塊，除了功率放大器，雙王器和天線(xiàn)，要么是在同一個(gè)硅片上或在同一個(gè)封裝里 ，在這個(gè)例子中，BIST在基帶上的實(shí)現(xiàn)是通過(guò)模數(shù)和數(shù)模轉(zhuǎn)換器之間的回環(huán)測(cè)試來(lái)實(shí)現(xiàn)的，傳統(tǒng)上，在RF BIST實(shí)現(xiàn)之前，BIST技術(shù)是首先在基帶部分實(shí)現(xiàn)的。最后，為了執(zhí)行RF BIST，基帶的DSP用激勵(lì)信號(hào)發(fā)給射鏈路，然后通過(guò)測(cè)試放大器（TA）和接收鏈路回到基帶信號(hào)處理器來(lái)進(jìn)行分析。測(cè)試放大器在芯片的正常工作時(shí)是關(guān)機(jī)的，而且，必須考慮到測(cè)試放大器損壞帶來(lái)的影響，在這樣的情況下，必須做出決定是丟棄整個(gè)DUT，還是選擇替代的測(cè)試方法重新測(cè)試。

　　典型的測(cè)試信號(hào)是由基帶信號(hào)發(fā)生器產(chǎn)生偽隨機(jī)序列。典型的BIST算法是產(chǎn)生比特序列，把它進(jìn)行變換以后送給發(fā)射鏈路，然后通過(guò)測(cè)試放大器（TA）送到接收鏈路，再變換后送回到基帶處理器，最后得到比特誤碼率（BER）。這種方法的一個(gè)缺點(diǎn)是診斷問(wèn)題能力比較低。例如，導(dǎo)致BER比較差的原因可能有：發(fā)送鏈路和接收鏈路的增益不夠；某個(gè)放大器的非線(xiàn)性失真；某個(gè)RF或混合信號(hào)內(nèi)核的噪聲系數(shù)不好。

　　測(cè)試系統(tǒng)的架構(gòu)

　　隨著把RF部分整合到已經(jīng)具有高速數(shù)字電路和混合信號(hào)電路的芯片中，單一信號(hào)方案的測(cè)試系統(tǒng)不再能夠測(cè)試這樣的芯片。在市場(chǎng)上，有眾多具有不同功能的測(cè)試系統(tǒng)，另外，市場(chǎng)的需求也將使得測(cè)試機(jī)臺(tái)整合度提高，這會(huì)使得只有RF測(cè)試功能的機(jī)臺(tái)消失。在自動(dòng)測(cè)試領(lǐng)域，同時(shí)具有模擬、數(shù)字和RF測(cè)試能力的測(cè)試機(jī)臺(tái)已經(jīng)出現(xiàn)了，就像芯片整合的演化過(guò)程一樣。如圖2所示的測(cè)試系統(tǒng)，就是為了迎接市場(chǎng)對(duì)測(cè)試能力覆蓋廣的需求而出現(xiàn)的，它具有足夠的靈活性以適應(yīng)不同的市場(chǎng)需求。

　　結(jié)論

　　芯片的結(jié)構(gòu)和測(cè)試成本下降的要求正在改變著測(cè)試的方法。在本文中已重點(diǎn)討論了六大現(xiàn)今主要方面的變化。

　　隨著技術(shù)能力的提高和市場(chǎng)的需求，把RF整合到SOC（或SIP）中已經(jīng)成為一個(gè)標(biāo)準(zhǔn)，與模擬、高速電路和數(shù)字內(nèi)核的整合一樣，RF的整合使得需要利用RFBIST的優(yōu)勢(shì)去進(jìn)一步減少測(cè)試成本。

　　在硬件層次上，RF可測(cè)性設(shè)計(jì)（DFT）變得有價(jià)值并且測(cè)試現(xiàn)代SOC芯片的ATE設(shè)備是那些可以處理多技術(shù)（如RF，混合信號(hào)，基帶信號(hào)，內(nèi)存和電源管理），并且具有最大和最優(yōu)并行測(cè)試能力的測(cè)試系統(tǒng)。