高速PCB設(shè)計(jì)的綜合測(cè)試題

綜合測(cè)試題

答卷人：????????????? 得分：???????????? 折合：??? 55%????

一. 封裝知識(shí)考核(7分)

(1)??????請(qǐng)闡明BGA封裝為什么比DIP封裝先進(jìn).(2分)

(2)?????? CSP封裝的全稱是什么?(2分)

(3)???????CSP封裝比其他封裝更為先進(jìn)的地方表現(xiàn)在那些方面?(3分)

二. 下圖為PCB板上的一條內(nèi)存地址總線電路.

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給出條件:

1.???? 圖中n=8,其中L1=L2=…=L8=1 inch；圖中的傳輸線長(zhǎng)度只考慮此8段,其他不考慮。

2.???? 驅(qū)動(dòng)端的上升和下降時(shí)間都為1ns。

3.???? 傳輸線上每隔1 inch連接1個(gè)芯片負(fù)載。

4.???? 傳輸線上的單位寄生電容為3pf/inch.每個(gè)芯片的等效電容為6pf。

5.???? 傳輸線為帶狀線.介電常數(shù)為4.5，Z0=60歐姆.

6.???? 傳輸線中如果接入負(fù)載后的等效電容為C/=Cline+NCload/length。

(12分)

問題:

(1)? 傳輸線不在不接入負(fù)載的情況下的等效電容C/為多少?它的等效電感呢?(4分)

(2)? 傳輸線接入負(fù)載后的等效阻抗為Z/ 為多少?(3分)

(3)? 傳輸線在接入負(fù)載和未接入負(fù)載情況下分別的傳輸速度是多少?(ps/inch)(5分)

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三.根據(jù)下面的圖示完成圖后問題。(記住,為下降沿)

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(1)? 完成下面的反射分析圖.(要求,圖中給出的為分線,分子請(qǐng)?zhí)钊氪藭r(shí)輸出電壓.分母為此時(shí)該點(diǎn)電壓值)(5+5分)

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(2)? 在上面相同的情況下如果,加入了始端串聯(lián)匹配（不考慮信號(hào)在源端的反射）,請(qǐng)繼續(xù)完成上面兩個(gè)圖. (5+5分)

三. 判斷計(jì)算后向串?dāng)_的飽和，完成下面的表格(14分)

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四. 根據(jù)下面給出的圖例，測(cè)量數(shù)據(jù)填入表格中的空格(22分)

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五．下圖是一個(gè)疊層及旁路電容設(shè)計(jì)參考圖，實(shí)際測(cè)量結(jié)果發(fā)現(xiàn)，在100MHz到2G的頻率范圍內(nèi)噪聲干擾比較嚴(yán)重，試根據(jù)你的學(xué)習(xí)體會(huì)，回答以下問題：

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1．請(qǐng)指出上述設(shè)計(jì)中的兩個(gè)主要問題：(3分)

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2．隨著電源和地層之間的介質(zhì)距離變小，以下參數(shù)的變化情況為：(3分)

層間電容????? 電源層阻抗???? 諧振頻率點(diǎn)??????

（在空缺處填“變大”“變小”或者“不變”）

3．隨著介質(zhì)的εr變大，以下參數(shù)的變化情況為(3分)

層間電容????? 電源層阻抗???? 諧振頻率點(diǎn)????

（在空缺處填“變大”“變小”或者“不變”）

4．假設(shè)這個(gè)設(shè)計(jì)是一個(gè)128位的I/O總線，所有I/O同時(shí)發(fā)生開關(guān)輸出，系統(tǒng)電源是3.3伏，允許的電源變化波動(dòng)范圍為+/-5%，發(fā)生同步開關(guān)輸出的時(shí)間為150us，經(jīng)過(guò)仿真測(cè)量，每個(gè)I/O管腳的1us之內(nèi)通過(guò)的電量為3.83X10-8庫(kù)侖。

試計(jì)算：需要多大的旁路電容才能滿足設(shè)計(jì)的需要？如果每個(gè)管腳通過(guò)的最大瞬間電流為6.5X10+7安培/秒，則電源系統(tǒng)允許的最大電感是多大？(8分)

六． 在一些PCB板layout的過(guò)程中，工程師喜歡在一些高頻率的信號(hào)線周圍進(jìn)行鋪銅保護(hù)，并在上面進(jìn)行打孔接地。請(qǐng)從您了解的各個(gè)知識(shí)方面判斷這樣是否合理，需要注意哪些方面？并給與理論分析。(8分)