近日，全球第二大晶圓代工廠格芯（GlobalFoundries）宣布，采用 12nm FinFET 工藝，成功流片了基于 ARM 架構的高性能 3D 封裝芯片。這意味著格芯亦投身于 3D 封裝領域，將與英特爾、臺積電等公司一道競爭異構計算時代的技術主動權。

放棄 7nm 格芯轉攻 3D 封裝

據(jù)報道，格芯攜手 ARM 公司驗證了 3D 設計測試（DFT）方法，可以在芯片上集成多種節(jié)點技術，優(yōu)化邏輯電路、內(nèi)存帶寬和射頻性能，可向用戶提供更多差異化的解決方案。格芯平臺首席技術專家 John Pellerin 表示：“在大數(shù)據(jù)與認知計算時代，先進封裝的作用遠甚以往。AI 的使用與高吞吐量節(jié)能互連的需求，正通過先進封裝技術推動加速器的增長?！?/p>

隨著運算的復雜化，異構計算大行其道，更多不同類型的芯片需要被集成在一起，而依靠縮小線寬的辦法已經(jīng)無法同時滿足性能、功耗、面積以及信號傳輸速度等多方面的要求。在此情況下，越來越多的半導體廠商開始把注意力放在系統(tǒng)集成層面，通過封裝技術尋求解決方案。這使得 3D 封裝成為當前國際上幾大主流半導體晶圓制造廠商重點發(fā)展的技術。

雖然格芯在去年宣布放棄繼續(xù)在 7nm 以及更加先進的制造工藝方向的研發(fā)，但這并不意味著其在新技術上再也無所作為。此次在 3D 封裝技術上的發(fā)力，正是格芯在大趨勢下所做出的努力，其新開發(fā)的 3D 封裝解決方案不僅可為 IC 設計公司提供異構邏輯和邏輯 / 內(nèi)存集成途徑，還可以優(yōu)化生產(chǎn)節(jié)點制造，從而實現(xiàn)更低延遲、更高帶寬和更小特征尺寸。

3D 封裝成半導體巨頭發(fā)展重點

同為半導體巨頭的英特爾、臺積電在 3D 封裝上投入更早，投入的精力也更大。去年年底，英特爾在其“架構日”上首次推出全球第一款 3D 封裝技術 Foveros，在此后不久召開的 CES2019 大展上展出了采用 Foveros 技術封裝而成的 Lakefield 芯片。

根據(jù)英特爾的介紹，該項技術的最大特點是可以在邏輯芯片上垂直堆疊另外一顆邏輯芯片，實現(xiàn)了真正意義上的 3D 堆疊。

而在此前召開的 SEMICON West 大會上，英特爾再次推出了一項新的封裝技術 Co-EMIB。這是一個將 EMIB 和 Foveros 技術相結合的創(chuàng)新應用。它能夠讓兩個或多個 Foveros 元件互連，并且基本達到單芯片的性能水準。設計人員也能夠利用 Co-EMIB 技術實現(xiàn)高帶寬和低功耗的連接模擬器、內(nèi)存和其他模塊。

臺積電在 3D 封裝上的投入也很早。業(yè)界有一種說法，正是因為臺積電對先進封裝技術的重視，才使其在與三星的競爭中占得優(yōu)勢，獲得了蘋果的訂單。無論這個說法是否為真，封裝技術在臺積電技術版圖中的重要性已越來越突出。

在 2019 中國技術論壇（TSMC2019 Technology Symposium）上，臺積電集中展示了從 CoWoS、InFO 的 2.5D 封裝到 SoIC 的 3D 封裝技術。CoWoS 和 InFO 采用硅中介層把芯片封裝到硅載片上，并使用硅載片上的高密度走線進行互連，從而實現(xiàn)亞 3D 級別的芯片堆疊效果。

SoIC 則是臺積電主推的 3D 封裝技術，它通過晶圓對晶圓（Wafer-on-wafer）的鍵合方式，可以將不同尺寸、制程技術及材料的小芯片堆疊在一起。相較 2.5D 封裝方案，SoIC 的凸塊密度更高，傳輸速度更快，功耗更低。

對此，半導體專家莫大康表示，半導體廠商希望基于封裝技術（而非前道制造工藝），將不同類型的芯片和小芯片集成在一起，從而接近甚至是達到系統(tǒng)級單芯片（SoC）的性能。這在異構計算時代，面對多種不同類型的芯片集成需求，是一種非常有效的解決方案。

封裝子系統(tǒng)“IP”或將成趨勢之一

產(chǎn)品功能、成本與上市時間是半導體公司關注的最主要因素。隨著需求的不斷增加，如果非要把所有電路都集成在一顆芯片之上，必然導致芯片的面積過大，同時增加設計成本和工藝復雜度，延長產(chǎn)品周期，因此會增大制造工藝復雜度，也會讓制造成本越來越高。這也是異構計算時代，人們面臨的主要挑戰(zhàn)。因此，從技術趨勢來看，主流半導體公司依托 3D 封裝技術，可以對復雜的系統(tǒng)級芯片加以實現(xiàn)。

根據(jù)莫大康的介紹，人們還在探索采用多芯片異構集成的方式把一顆復雜的芯片分解成若干個子系統(tǒng)，其中一些子系統(tǒng)可以實現(xiàn)標準化，然后就像 IP 核一樣把它們封裝在一起。這或許成為未來芯片制造的一個發(fā)展方向。當然，這種方式目前并非沒有障礙。

首先是散熱問題。芯片的堆疊會讓散熱問題變得更加棘手，設計人員需要更加精心地考慮系統(tǒng)的結構，以適應、調整各個熱點。更進一步，這將影響到整個系統(tǒng)的架構設計，不僅涉及物理架構，也有可能會影響到芯片的設計架構。

此外，測試也是一個挑戰(zhàn)?？梢韵胂笤谝粋€封裝好的芯片組中，即使每一顆小芯片都能正常工作，也很難保證集成在一起的系統(tǒng)級芯片保持正常。對其進行正確測試需要花費更大功夫，這需要從最初 EDA 的工具，到仿真、制造以及封裝各個環(huán)節(jié)的協(xié)同努力。
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