隨著現(xiàn)場可編程門陣列(FPGA)已發(fā)展成為真正的可編程系統(tǒng)級芯片，利用這些芯片設(shè)計印制電路板(PCB)的任務(wù)變得愈加復(fù)雜。目前動輒數(shù)百萬門的電路密度和6Gbps以上的收發(fā)器數(shù)據(jù)傳輸率及其它考慮事項影響著系統(tǒng)開發(fā)人員在機械和電氣方面的板級設(shè)計工作。裸片、芯片封裝和電路板構(gòu)成了一個緊密連接的系統(tǒng)，在這個系統(tǒng)中，要完全實現(xiàn)FPGA的功能，需要對PCB板進行精心設(shè)計。

采用高速FPGA進行設(shè)計時，在板開發(fā)之前和開發(fā)期間對若干設(shè)計問題進行考慮是十分重要的。其中包括：通過濾波和在PCB板上的所有器件上均勻分配足夠功率來減小系統(tǒng)噪聲；正確連接信號線，以把反射減少；把板上跡線之間的串擾降至；減小接地反彈和Vcc降低(也稱為Vcc凹陷)的影響；正確匹配高速信號線上的阻抗。

任何人在為性能極高的FPGA設(shè)計IC封裝時，都必須特別注意信號完整性和適于所有用戶和應(yīng)用的多功能性之間的平衡問題。例如，Altera的Stratix II GX器件采用1,508引腳封裝，工作電壓低至1.2V，并具有734個標準I/O、71個低壓差分信令(LVDS)信道。它還有20個高速收發(fā)器，支持高達6.375Gbps的數(shù)據(jù)率。這就讓該架構(gòu)能夠支持許多高速網(wǎng)絡(luò)和通信總線標準，包括PCI Express和SerialLite II。

在設(shè)計中，用戶可以通過優(yōu)化引腳排列來減少串擾。信號引腳應(yīng)該盡可能靠近接地引腳，以縮短封裝內(nèi)的環(huán)路長度，尤其是重要的高速I/O。在高速系統(tǒng)中，主要的串擾源是封裝內(nèi)信號路徑之間的電感耦合。當輸出轉(zhuǎn)換時，信號必須找到通過電源/接地平面的返回路徑。環(huán)路中的電流變化產(chǎn)生磁場，從而在環(huán)路附近的其它I/O引腳上引起噪聲。同時轉(zhuǎn)換輸出時，這種情形加劇。因為環(huán)路越小，感應(yīng)就越小，故電源或接地引腳靠近每個高速信號引腳的封裝可以把附近I/O引腳上的串擾影響減至。

為了把電路板成本降至，并把所有信號路徑的系統(tǒng)信號完整性提高到，需要對電路板材料、分層數(shù)目(堆疊)和版圖進行精心的設(shè)計和構(gòu)建。把數(shù)百個信號從FPGA發(fā)送到板上或其周圍是一個很困難的任務(wù)，需要使用EDA工具來優(yōu)化引腳的排列和芯片的布局。有時采用稍微大點的FPGA封裝能夠降低板成本，因為它可以減少電路板的層數(shù)及其它的板加工限制。

PCB板上的一條高速信號路徑，由一條板上跡線代表，其對中斷非常敏感，如電路板層和電路板連接器之間的通孔。這些及其它中斷都會降低信號的邊緣速率，造成反射。因此，設(shè)計人員應(yīng)該避免通孔和通孔根(via stub)。如果通孔是不可避免的，應(yīng)讓通孔引線盡可能地短。對差分信號進行布線時，讓差分對的每一條路徑使用一個相同結(jié)構(gòu)的通孔；這就讓通孔引起的信號中斷處于共模中。如果可能的話，在常規(guī)通孔處使用盲孔?；蚴褂梅淬@，因為通孔根的損耗導(dǎo)致的中斷會更少。

為了改善時鐘信號的信號完整性，應(yīng)該遵循以下原則：

在時鐘信號被發(fā)送到板上元件之前，盡可能將之保持在單個板層上；始終以一個平面作為參考面。

沿鄰近接地平面的內(nèi)層發(fā)送快速邊緣信號，以控制阻抗，減小電磁干擾。

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