文章來源：半導(dǎo)體與物理

原文作者：jjfly686

本文介紹從平面晶體管到FinFET的演變

在90納米制程之前，每一代集成電路技術(shù)節(jié)點的縮放不僅帶來了更高的器件密度，還提升了器件性能。然而，當(dāng)CMOS IC從90納米發(fā)展到65納米節(jié)點時，縮放并未改善器件性能：它只增加了器件密度。這一變化的主要原因是柵氧化層的厚度無法再繼續(xù)減薄，因為隧道效應(yīng)引起的泄漏電流成為了一個不可忽視的問題。

平面晶體管的局限性

MOSFET（金屬氧化物場效應(yīng)晶體管）的一個重要性能參數(shù)是驅(qū)動電流 Id，其與公式 Id∝μ(K/Tox)(W/L)成正比。其中：μ 是溝道材料的載流子遷移率（對于NMOS為電子遷移率，對于PMOS為孔穴遷移率）。K 是柵極介質(zhì)的介電常數(shù)。Tox 是柵氧化層的厚度。W 是溝道寬度。L 是溝道長度。

如果僅縮小平面MOSFET的特征尺寸，則 W和 L會以相同的比例減小，除非 Tox同樣減小，否則驅(qū)動電流不會得到改善。為了降低漏電和功耗，供電電壓和閾值電壓也會偶爾隨柵氧化層厚度一起減小。當(dāng) Tox 變得非常薄并接近泄漏和擊穿極限時，人們不得不尋找其他方法來提高 Id。

高k/金屬柵極（HKMG）技術(shù)

為了解決柵氧化層厚度限制的問題，人們引入了高介電常數(shù)柵介質(zhì)和金屬柵技術(shù)(HKMG)。使用高k材料（如HfSiOxNy）替代傳統(tǒng)的SiO2柵介質(zhì)，可以顯著增加?xùn)沤橘|(zhì)的介電常數(shù)K，從而形成更薄的有效氧化物厚度(EOT)，進一步提高驅(qū)動電流。例如，HfSiOxNy的介電常數(shù) K 可以達到20左右，遠高于SiO2的3.9。

在45納米以下技術(shù)中引入了HKMG，這有助于減少EOT并進一步提升器件性能。盡管HKMG技術(shù)在一定程度上解決了柵氧化層厚度的問題，但隨著技術(shù)節(jié)點的進一步縮小，平面MOSFET的性能提升遇到了瓶頸。因此，業(yè)界開始探索新的晶體管結(jié)構(gòu)，F(xiàn)inFET應(yīng)運而生。

FinFET的結(jié)構(gòu)

平面MOSFET：平面MOSFET的溝道位于一個平面上。

FinFET：FinFET的溝道呈鰭狀，溝道被柵極從三個方向包圍。

FinFET的優(yōu)勢

增加溝道寬度：FinFET可以在較小的硅表面面積上實現(xiàn)相同的溝道寬度。通過增加鰭的高度，溝道寬度可以進一步增加，因此可以在不縮小器件特征尺寸的情況下進一步提升器件性能。

減少短溝道效應(yīng)：FinFET的三維結(jié)構(gòu)有助于更好地控制溝道區(qū)，減少短溝道效應(yīng)，提高晶體管的可靠性和性能。

提高驅(qū)動電流：FinFET的三面柵結(jié)構(gòu)可以更有效地控制溝道區(qū)，減少漏電，提高驅(qū)動電流 Id。

FinFET的制造挑戰(zhàn)

蝕刻和清洗：如果鰭太高且縱橫比過高，蝕刻和清洗鰭而不引起其坍塌將變得非常困難。

STI填充：填充鰭之間的STI（淺溝槽隔離）的無空洞介電薄膜也將變得非常困難。