物理驗證

　　我們還采用Mentor Graphics公司的Calibre工具來驗證物理設計，并用完整的LVS和DRC規(guī)則基準來檢驗電路連接的正確性、所有的間距和寬度等，用附加的質(zhì)量保證規(guī)則基準來檢驗浮動層、阻抗連接和不期望出現(xiàn)的幾何結(jié)構(gòu)。

　　對于版圖的寄生參數(shù)抽取，要采用Mentor公司的xCalibre工具，它可生成用于Hspice關(guān)鍵路徑分析和Timemill仿真的LPE網(wǎng)表。為了達到精確抽取，版圖的層次必須與電路圖的層次匹配，此外，所有的饋通（feedthrough）必須嵌入頁元（leaf cell）中，這樣其寄生效應才會在子電路的LPE網(wǎng)表中得到仿真。

　　LPE網(wǎng)表只能對關(guān)鍵路徑仿真進行事后說明，但為了防止LPE預仿真和LPE后仿真的結(jié)果之間出現(xiàn)大的差異，這樣做有必要。假如我們要達到高性能的仿真結(jié)果，關(guān)注實際版圖的質(zhì)量對電路設計技術(shù)也至關(guān)重要，例如合并或共用信號源極或漏極、屏蔽時鐘信號線和解碼信號線組、以及使用多個觸點把電阻降到最?。ㄔ隍?qū)動大負載時，這點特別重要）。

　　質(zhì)量保證

　　除了上述步驟和檢驗以外，在每個宏輸出到系統(tǒng)設計工程師之前，要對其進行強化質(zhì)量保證分析。目前，EDA質(zhì)量保證工具正在形成之中，我們已經(jīng)開發(fā)了很多專用檢驗工具。一級QA檢驗工具專用于較小面積的存儲器開發(fā)，用該工具能確保Hspice關(guān)鍵路徑網(wǎng)表加載與全版圖LPE網(wǎng)表準確匹配。該工具還能分析整個LPE網(wǎng)表里的每個節(jié)點，并檢驗額外的驅(qū)動輸出和偏移率，它檢測到節(jié)點上的多個驅(qū)動器并找到易受電荷共享（特別是動態(tài)節(jié)點）和串擾影響的節(jié)點，然后要考慮耦合電容、驅(qū)動強度、接收器的噪聲容限以及相鄰節(jié)點的數(shù)量。檢驗之后，設計工程師必須糾正或者調(diào)整上述檢驗中有問題的節(jié)點。

　　我們采用一套特殊的DRC規(guī)則集對版圖進行QA檢驗，該工藝找到具有阻性的連接點并檢查電源格的完整性以及超寬晶體管。典型的DRC規(guī)則無法檢查的阻性連接點或軟連接不會導致芯片的功能故障，但容易產(chǎn)生與頻率相關(guān)的問題或穩(wěn)定性故障。

　　為了滿足時序要求，設計工程師有時必須在噪聲容限和速度之間作出折衷。即便如此，所有電路都必須通過最小噪聲容限規(guī)則，否則當把存儲器嵌入到整個CPU 后，就存在故障隱患。存儲器、比例邏輯（偽NMOS邏輯）和動態(tài)邏輯門等電路都要經(jīng)過靜態(tài)和動態(tài)噪聲容限分析。對于那些在同一裸片上參數(shù)不匹配的器件（如差分傳感放大器），要通過蒙特卡洛Hspice分析，最后，存儲器單元和鎖存器要在所有P-V-T曲線上進行可寫性測試。

　　功率分配和電源格的完整性對宏的性能有顯著影響。電壓IR降到Vdd，Vss上的電位抖動對噪聲容限、時序甚至電路的功能有重要影響，隨著電源電壓的降低和深亞微米特征尺寸Vts的減小，這個問題甚至會惡化。在0.18微米工藝中，窄線距必然電流密度高，從而增加了出現(xiàn)電子遷移故障的可能性。因為電流和焦耳熱會造成互連線特性的逐步退化，通常在幾個月或幾年后就可能發(fā)生電子遷移故障，如果故障出現(xiàn)得太早，那么就有可能造成災難性的損失。

　　采用Synopsys公司的Pow ermill（Timemill的姊妹工具）仿真整個宏的電源，能按照放置的位置詳細描繪各子電路電源的電流圖，該電流圖和宏版圖的RC網(wǎng)表一起，輸入到分析電源總線IR壓降和電子遷移的工具中，該工具將指出任何有故障的線段或觸點/通孔，并允許設計工程師改進總線，同時，輸出的版圖錯誤標識圖、輪廓圖、 3D電流和電壓分布圖有助于進一步分析。

　　事實上，不僅限于最高速和最小加工工藝，即使0.35微米以上的工藝和 100MHz以下的速度，也可以采用上述QA流程對噪聲容限、串擾、IR壓降或電子遷移相關(guān)的故障進行檢測和分析。

　　本文總結(jié)

　　在外包嵌入式存儲器設計的時候，一般都有明確的交付日期。在設計初期，存儲器設計工程師必須向系統(tǒng)設計工程師提供底層規(guī)劃圖、關(guān)于重要邊界和引腳位置的布局和布線約束條件。用戶還希望用精確的HDL模型來消除系統(tǒng)中出現(xiàn)的小錯誤。然后，存儲器設計工程師必須提交一個配備延遲和競爭查尋表或方程的時序庫，從而方便客戶對整個芯片邏輯和時序進行仿真。當前的拓撲圖有助于系統(tǒng)設計工程師對整個芯片的電源、IR壓降和電子遷移進行分析。設計工具必須具備一個用于存儲器模塊測試的配備測試向量的測試基準以及足夠的文檔。最終設計結(jié)果是完整的版圖數(shù)據(jù)庫，可以作為存儲器模塊直接放置到系統(tǒng)芯片上，同時還要提供包括仿真、時序、驗證結(jié)果、設計細節(jié)、網(wǎng)表和電路圖在內(nèi)的完整設計文件。

　　嵌入式存儲器在半導體芯片中的作用非常重要，它向整個芯片提供的可互用特性決定了整個芯片的效率、速度和性能。只有設計方法可靠，才能設計出優(yōu)良的存儲器。

　　嵌入式存儲器易受外部噪聲的影響，因而要求比傳統(tǒng)的片外存儲器更嚴格。存儲器的設計通常要與整個芯片并行開始，所以工程師必須學會預測和實現(xiàn)精確的灰盒存儲器模型。

　　要保證嵌入式存儲器的質(zhì)量，必須建立嚴格的設計標準，設計工程師在設計過程中，不僅要善于創(chuàng)新，還要堅持采用嚴格的設計方法和質(zhì)量保證工具，只有這樣才能取得設計的成功。