運用SPECCTRAQuest實現(xiàn)高速圖像處理電路設(shè)計

本文介紹了以TMS320C6701為核心的高速處理電路的PCB設(shè)計。通過利用Cadence的SPECCTRAQuest軟件對關(guān)鍵信號進行仿真，確定了其拓撲結(jié)構(gòu)，保證了信號的完整性，同時縮短了產(chǎn)品的開發(fā)周期，減少了開發(fā)成本。
關(guān)鍵詞：SPECCTRAQuest；信號仿真；信號完整性；TMS320C6701

引言
隨著半導(dǎo)體工藝的迅猛發(fā)展，高速電路設(shè)計成為設(shè)計電路時必須要解決的問題。而高速設(shè)計所面臨的信號完整性問題(包括信號過沖和下沖，信號振鈴回繞，信號延遲，信號串?dāng)_，接地反彈等)就成為利用傳統(tǒng)設(shè)計方法進行設(shè)計的一個瓶頸。設(shè)計人員借助EDA軟件對信號完整性進行分析，可精確預(yù)測并消除這些問題。

應(yīng)用開發(fā)背景
本文中設(shè)計的高速圖像處理電路是圖像處理系統(tǒng)中的主要信息處理運算模塊。高速處理器需要對圖像進行高速、實時的處理，是捕獲/跟蹤算法運行的平臺。它是一個以浮點DSP芯片為核心的處理器子系統(tǒng)，選用TMS320C6701為主處理芯片。由于DSP的時鐘頻率高達160MHz，并且與它相連的SDRAM的頻率也要到80MHz，因此，必須解決由于頻率過高所帶來的信號完整性問題以及電磁兼容性問題。Cadence軟件作為眾多EDA工具中的佼佼者，為高性能互連設(shè)計提供了一個完整的解決方案。該工具涉及仿真模型驗證，拓撲分析，約束條件的產(chǎn)生，PCB布線等多個硬件設(shè)計環(huán)節(jié)。用戶可以在布線前利用Cadence的高速仿真工具SPECCTRAQuest對關(guān)鍵的拓撲結(jié)構(gòu)進行預(yù)仿真，依據(jù)仿真結(jié)果更改原理圖設(shè)計。根據(jù)所得到的較好的仿真結(jié)果，建立一套滿足性能指標的物理設(shè)計規(guī)則。將這些規(guī)則從SPECCTRAQuest中導(dǎo)入到SPECCTRA自動布線工具中，并通過它們限制PCB進行自動布線。布線后再進行后仿真，進一步驗證布線的合理性。這樣才能保證關(guān)鍵信號的信號完整性，保證制板的一次性成功。

主要應(yīng)用和研究內(nèi)容
高速圖像處理電路所完成的功能
本文中設(shè)計的高速圖像處理電路用于對成像器傳送來的圖像進行處理，完成對圖像中目標的自動跟蹤，并且要保證圖像處理的實時性。
該信號處理器所要處理的圖像大小為256×320，每幅圖像共有81920個像素，每個像素的灰度值由一個8位的字節(jié)表示，共有256種灰度等級。即一幅圖像的數(shù)據(jù)量為80KB。成像器每秒采樣50幀圖像，這就要求硬件平臺在20ms甚至更短的時間內(nèi)處理完一幅圖像。經(jīng)過認真分析研究選用TI公司的TMS320C6701高速DSP作為主處理芯片，主頻為160MHz。跟蹤算法要求較大的片外存儲空間來保存圖像幀數(shù)據(jù)，故需要較大容量的高速SDRAM作為片外存儲器，SDRAM要工作在1/2主時鐘頻率即80MHz。系統(tǒng)組成框圖如圖1所示。
數(shù)據(jù)及地址線拓撲結(jié)構(gòu)的
確定及信號完整性分析
由于該電路板需要具有較高的可靠性、抗干擾性以及電磁兼容性，完全憑經(jīng)驗靠技巧很難保證制板的成功。Cadence 能夠提供從建庫、原理圖輸入、信號仿真、PCB設(shè)計、到自動布線等全流程的工具。因此，我們運用Cadence軟件來進行原理圖及PCB的設(shè)計。
此系統(tǒng)中工作頻率較高的部分為DSP和SDRAM，DSP核心工作在160MHz，SDRAM工作在80MHz。因為DSP的內(nèi)部高頻對其他器件沒有影響，而DSP與SDRAM之間的連接為無縫連接，這些信號完整性好壞直接影響著DSP能否對SDRAM進行正常存取。由圖1可看出DSP的外部存儲器接口中的數(shù)據(jù)總線和地址總線要連到SDRAM、FLASH MEMORY、雙口RAM存儲器上。如果直接連接，在用SPECCTRAQuest進行仿真時發(fā)現(xiàn)，無論如何布局，數(shù)據(jù)線和地址線的信號波形都不能滿足要求。圖2和圖3分別為器件直接相連的拓撲結(jié)構(gòu)和仿真波形圖。
經(jīng)過分析發(fā)現(xiàn)，F(xiàn)LASH MEMORY與雙口RAM存儲器需要通過CPLD對地址線進行譯碼后產(chǎn)生的控制信號完成對這兩種存儲器的讀寫，整個讀寫周期較長。而DSP與SDRAM為無縫連接，數(shù)據(jù)線、地址線以及控制信號直接連到SDRAM上，讀寫周期較短，這樣就造成了數(shù)據(jù)線上的信號不理想。于是在設(shè)計中將DSP的地址線、數(shù)據(jù)線、控制線經(jīng)SN74LVCHR162245驅(qū)動后再連接到FLASH MEMORY與雙口RAM存儲器上，經(jīng)過SPECCTRAQuest仿真表明，信號波形得到很大的改進。圖4和圖5分別為改進布局后數(shù)據(jù)線的拓撲結(jié)構(gòu)和仿真波形圖。
通過進一步規(guī)劃數(shù)據(jù)及地址總線的拓撲結(jié)構(gòu)，可以使從兩片SDRAM反射的信號相互抵消，圖6和圖7分別為改進后布局過程中較好情況下數(shù)據(jù)線的拓撲結(jié)構(gòu)和仿真波形，從圖中可看出采用這種拓撲結(jié)構(gòu)，能得到較好的波形。
至此，關(guān)鍵的高速數(shù)據(jù)、地址信號線仿真波形已經(jīng)比較理想。過沖較大的問題需加入串接電阻(用掃描方法選擇較合適的阻值)予以改進。
時鐘線拓撲結(jié)構(gòu)的確定及
信號完整性分析
SDCLK是從DSP發(fā)出接入SDRAM的80MHz的關(guān)鍵時鐘信號。只有保證該信號的信號完整性，才能確保對SDRAM的正確讀寫。圖8和圖9分別為規(guī)劃后SDCLK的拓撲結(jié)構(gòu)及仿真波形圖。

結(jié)語
Cadence軟件將原理圖設(shè)計、PCB布局和高速仿真分析集成于一體，可以解決在設(shè)計的各個環(huán)節(jié)中存在的與電氣性能相關(guān)的問題。通過對時序、信噪、串?dāng)_和電磁兼容等多方面因素進行分析，可以使設(shè)計師在進行實際的布局布線之前對系統(tǒng)的時間特性、信號完整性和EMI等問題作一個最優(yōu)化設(shè)計。
在本次設(shè)計高速處理器的過程中運用仿真工具SPECCTRAQuest取得了較好的效果，保證了制板的一次性成功。依據(jù)仿真所得到的合理的拓撲結(jié)構(gòu)設(shè)計的電路板工作正常。避免了利用傳統(tǒng)電路設(shè)計方法的瓶頸，只有依靠設(shè)計者的經(jīng)驗確定關(guān)鍵信號的布線及拓撲結(jié)構(gòu)，等到PCB最后制作完成才能確定信號的好壞。利用布線前的仿真結(jié)果，可以直接更改原理圖設(shè)計，選擇相應(yīng)的布局布線規(guī)則。節(jié)約了設(shè)計成本，縮短了產(chǎn)品的開發(fā)周期。