本文首先介紹了各種分頻器的實(shí)現(xiàn)原理，并在FPGA開發(fā)平臺上通過VHDL文本輸入和原理圖輸入相結(jié)合的方式，編程給出了仿真結(jié)果。最后通過對各種分頻的分析，利用層次化設(shè)計(jì)思想，綜合設(shè)計(jì)出了一種基于FPGA的通用數(shù)控分頻器，通過對可控端口的調(diào)節(jié)就能夠實(shí)現(xiàn)不同倍數(shù)及占空比的分頻器。
2015-05-07 09:43:16
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初學(xué)FPGA，聽說分頻貌似挺重要，是必備的基礎(chǔ)技能。小白的我今天就從奇偶分頻開始我的FPGA學(xué)習(xí)成長之路偶數(shù)分頻很簡單的哈，打字蠻累的，直接上代碼/*************6分頻
2016-03-30 11:35:51
`基于FPGA+的任意小數(shù)分頻器的設(shè)計(jì)基于FPGA的多種分頻設(shè)計(jì)與實(shí)現(xiàn)基于FPGA的小數(shù)分頻器的實(shí)用Verilog 實(shí)現(xiàn)基于FPGA 的通用分頻用Verilog+HDL實(shí)現(xiàn)基于FPGA的通用分頻
2012-02-03 15:02:31
設(shè)計(jì)RISC微處理器需要遵循哪些原則?基于FPGA技術(shù)用VHDL語言實(shí)現(xiàn)的8位RISC微處理器
2021-04-13 06:11:51
的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。3．大規(guī)模設(shè)計(jì)一些大型的 FPGA 設(shè)計(jì)項(xiàng)目必須有多人甚至多個(gè)開發(fā)組共同并行工作才能實(shí)現(xiàn)。VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了它具有
2018-09-07 09:04:45
VHDL與FPGA設(shè)計(jì)
2012-08-17 09:44:37
請教大家怎么用VHDL語言實(shí)現(xiàn)減法運(yùn)算？在FPGA設(shè)計(jì)時(shí)又該怎么操作呢？
2012-05-17 20:07:12
數(shù)字示波器的FPGA實(shí)現(xiàn)， VHDL語言，測試通過（僅供參考）
2009-11-06 19:53:52
所示。圖22 八種編碼波形總結(jié)1） 運(yùn)用VHDL編寫以上八種編碼是可行的。2） 經(jīng)過觀察各模塊的仿真波形，符合各個(gè)編碼的特性。3） 通過整體程序的調(diào)試仿真，并在FPGA上實(shí)現(xiàn)了波形的鍵選。
2015-01-29 14:11:42
摘要：為了實(shí)現(xiàn)對非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語言，設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明
2019-06-28 08:27:33
從零開始計(jì)數(shù)。以此循環(huán)下去。這種方法可以實(shí)現(xiàn)任意的偶數(shù)分頻。第二，奇數(shù)倍分頻：奇數(shù)倍分頻常常在論壇上有人問起，實(shí)際上，奇數(shù)倍分頻有兩種實(shí)現(xiàn)方法：首先，完全可以通過計(jì)數(shù)器來實(shí)現(xiàn)，如進(jìn)行三分頻，通過待分頻時(shí)鐘
2019-06-14 06:30:00
各位朋友，大家好！我剛學(xué)習(xí)FPGA，選擇的是VHDL語言，試著編寫了一個(gè)二分頻和四分頻的程序，二分頻成功了，但四分頻卻有問題，代碼如下：library ieee;use
2012-11-27 22:03:47
Altera的PLL，Xilinx的DLL）來進(jìn)行時(shí)鐘的分頻、倍頻以及相移設(shè)計(jì)，但是，對于時(shí)鐘要求不太嚴(yán)格的設(shè)計(jì)，通過自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者
2014-06-19 16:15:28
【摘要】：介紹了基于FPGA的任意分頻系數(shù)的分頻器的設(shè)計(jì),該分頻器能實(shí)現(xiàn)分頻系數(shù)和占空比均可以調(diào)節(jié)的3類分頻:整數(shù)分頻、小數(shù)分頻和分?jǐn)?shù)分頻。所有分頻均通過VHDL語言進(jìn)行了編譯并且給出了仿真圖。本
2010-04-26 16:09:01
不知道有沒有大神做過：基于FPGA的圖像邊緣檢測系統(tǒng)設(shè)計(jì)，用VHDL語言實(shí)現(xiàn)
2018-05-10 00:22:07
字電路中會(huì)經(jīng)常用到多種不同頻率的時(shí)鐘脈沖，一般采用由一個(gè)固定的晶振時(shí)鐘頻率來產(chǎn)生所需要的不同頻率的時(shí)鐘脈沖的方法進(jìn)行時(shí)鐘分頻。
2019-10-08 10:08:10
，一般情況下，速度指標(biāo)是首要的，在滿足速度要求的前提下，盡可能實(shí)現(xiàn)面積優(yōu)化。因此，本文結(jié)合在設(shè)計(jì)超聲探傷數(shù)據(jù)采集卡過程中的CPLD編程經(jīng)驗(yàn)，提出串行設(shè)計(jì)、防止不必要鎖存器的產(chǎn)生、使用狀態(tài)機(jī)簡化電路描述、資源共享，利用E2PROM芯片節(jié)省片內(nèi)資源等方法對VHDL電路進(jìn)行優(yōu)化。
2019-06-18 07:45:03
你好，我是西安大略大學(xué)的研究生。我目前正在使用Virtex5 XUPV5 -LX110T FPGA開發(fā)板。我使用DCM在VHDL中編寫了一個(gè)簡單的時(shí)鐘分頻器，我使用IMPACT對代碼進(jìn)行了編程。我
2020-06-12 14:23:23
利用現(xiàn)場可編程門陣列（FPGA）和VHDL 語言實(shí)現(xiàn)了PCM碼的解調(diào)，這樣在不改變硬件電路的情況下，能夠適應(yīng)PCM碼傳輸速率和幀結(jié)構(gòu)變化，從而正確解調(diào)數(shù)據(jù)。
2021-05-07 06:58:37
本文介紹利用VHDL語言實(shí)現(xiàn) FPGA與單片機(jī)的串口異步通信電路。
2021-04-29 06:34:57
從零開始計(jì)數(shù)。以此循環(huán)下去。這種方法可以實(shí)現(xiàn)任意的偶數(shù)分頻。第二，奇數(shù)倍分頻：奇數(shù)倍分頻常常在論壇上有人問起，實(shí)際上，奇數(shù)倍分頻有兩種實(shí)現(xiàn)方法：首先，完全可以通過計(jì)數(shù)器來實(shí)現(xiàn)，如進(jìn)行三分頻，通過待分頻時(shí)鐘
2019-07-09 09:11:47
介紹了利用現(xiàn)場可編程邏輯門陣列FPGA實(shí)現(xiàn)直接數(shù)字頻率合成（DDS）的原理、電路結(jié)構(gòu)和優(yōu)化方法。重點(diǎn)介紹了DDS技術(shù)在FPGA中的實(shí)現(xiàn)方法，給出了采用ALTERA公司的ACEX系列FPGA芯片EP1K30TC進(jìn)行直接數(shù)字頻率合成的VHDL源程序。
2021-04-30 06:29:00
大家好， 我想多鬧鐘。實(shí)際上我使用50Mhz時(shí)鐘頻率，我想把它作為100Mhz時(shí)鐘頻率。沒有PLL，DCM，是否有任何其他可能性來實(shí)現(xiàn)使用vhdl編程邏輯？ 我知道，如何將時(shí)鐘分頻如80Mhz時(shí)鐘
2020-04-07 13:25:33
AC-Link音頻編/解碼原理是什么？怎么實(shí)現(xiàn)AC-Link數(shù)字音頻VHDL編/解碼的FPGA設(shè)計(jì)？
2021-05-10 06:46:20
本文介紹直流電機(jī)進(jìn)行位置控制的方法，給出位置控制模塊的設(shè)計(jì)和實(shí)現(xiàn)，使用 VHDL語言進(jìn)行編程完成了FPGA對直流電機(jī)的各種控制。
2021-05-10 06:19:17
怎么設(shè)計(jì)一款基于FPGA的多種分頻設(shè)計(jì)？
2021-05-08 07:06:43
學(xué)校要求的課程設(shè)計(jì)基于VHDL實(shí)現(xiàn)任意小數(shù)分頻
2014-04-24 09:09:31
剛接觸FPGA 想用FPGA實(shí)現(xiàn)422通訊 求大牛給一個(gè)實(shí)現(xiàn)UART的VHDL的程序
2013-12-05 20:40:39
有關(guān)VHDL分頻的問題，最終輸出不對，程序什么的都有，程序的作用是對時(shí)鐘先進(jìn)行10分頻，再進(jìn)行20分頻，最終級聯(lián)實(shí)現(xiàn)200分頻，程序如附件
2016-10-27 12:56:08
求助幫忙用vhdl實(shí)現(xiàn)一段fpga框圖，（價(jià)錢可商議），急用?。。。∏笾鷰兔τ?b class="flag-6" style="color: red">vhdl實(shí)現(xiàn)幾個(gè)fpga框圖，（價(jià)錢可商議），急用?。。?！已經(jīng)有現(xiàn)成的vhdl程序編碼主要是想完成資料里面已經(jīng)有的框圖出來，，寫材料需要用的~~~有意者請聯(lián)系我的QQ：444741540 或者***~~越快越好~~~~
2013-03-29 18:04:41
使用VHDL語言怎樣實(shí)現(xiàn)數(shù)控半整數(shù)分頻器，就當(dāng)輸入為3時(shí)，就實(shí)現(xiàn)3.5分頻，當(dāng)輸入為4時(shí)，就實(shí)現(xiàn)4.5分頻，同時(shí)要求占空比為50%。
2014-12-02 18:28:57
傳統(tǒng)交通燈控制器多數(shù)由單片機(jī)或PLC 實(shí)現(xiàn)。本論文介紹一種用FPGA 實(shí)現(xiàn)交通燈控制器的設(shè)計(jì)方法。關(guān)鍵詞:FPGA; VHDL; MAXPLUSll; 交通燈控制器Abstract：Traffic light controller is usually
2009-06-12 11:12:52
90 FPGA/VHDL技術(shù)是近年來計(jì)算機(jī)與電子技術(shù)領(lǐng)域的又一場革命。本書以AAltera公司的FPGA/CPLD為主詳細(xì)介紹了FPGA、CPLD為主詳細(xì)介紹了FPGA的相關(guān)知識，MAX+PLUSⅡ開發(fā)環(huán)境和VHDL語言基礎(chǔ)，并
2009-07-11 15:06:4258
介紹了用VHDL 語言在硬件芯片上實(shí)現(xiàn)浮點(diǎn)加/ 減法、浮點(diǎn)乘法運(yùn)算的方法,并以Altera
公司的FLEX10K系列產(chǎn)品為硬件平臺,以Maxplus II 為軟件工具,實(shí)現(xiàn)了6 點(diǎn)實(shí)序列浮點(diǎn)加/ 減法
2009-07-28 14:06:1385 在復(fù)雜數(shù)字邏輯電路設(shè)計(jì)中，經(jīng)常會(huì)用到多個(gè)不同的時(shí)鐘信號。介紹一種通用的分頻器，可實(shí)現(xiàn)2～256 之間的任意奇數(shù)、偶數(shù)、半整數(shù)分頻。首先簡要介紹了FPGA 器件的特點(diǎn)和應(yīng)用范
2009-11-01 14:39:1978 本文介紹了一種能夠完成半整數(shù)和各種占空比的奇/偶數(shù)和的通用的分頻器設(shè)計(jì)，并給出了本設(shè)計(jì)在Altera公司的FLEX10K系列EPF10K10LC84-3型FPGA芯片中實(shí)現(xiàn)后的測試數(shù)據(jù)和設(shè)計(jì)硬件的測
2009-12-19 16:25:0965 基于FPGA 的等占空比任意整數(shù)分頻器的設(shè)計(jì)
給出了一種基于FPGA 的等占空比任意整數(shù)分頻電路的設(shè)計(jì)方法。首先簡要介紹了FPGA 器件的特點(diǎn)和應(yīng)用范圍, 接著討論了一
2010-02-22 14:22:3239 簡要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍,并以分頻比為2.5和1.5的分頻器的設(shè)計(jì)為例,介紹了在MaxPlusII開發(fā)軟件下,利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計(jì)數(shù)字邏輯電路的過
2010-07-17 17:55:5736 摘要：簡要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5的半整數(shù)分頻器的設(shè)計(jì)為例，介紹了在MAX+plus II開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸
2006-03-13 19:36:44869 
用VHDL語言實(shí)現(xiàn)3分頻電路
標(biāo)簽/分類：
眾所周知，分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖相
2007-08-21 15:28:165527 容錯(cuò)系統(tǒng)中的自校驗(yàn)技術(shù)及實(shí)現(xiàn)方法
闡述了自校驗(yàn)技術(shù)在容錯(cuò)系統(tǒng)中的作用，給出了自校驗(yàn)網(wǎng)絡(luò)實(shí)現(xiàn)原理及實(shí)現(xiàn)方法，指出用VHDL語言結(jié)合FPGA/CPLD是實(shí)現(xiàn)大規(guī)模自校
2009-03-28 16:23:21603 
【摘 要】 通過設(shè)計(jì)實(shí)例詳細(xì)介紹了用VHDL（VHSIC Hardware DescriptionLanguage）語言開發(fā)FPGA／CPLD的方法，以及與電路圖輸入和其它HDL語言相比，使用VHDL語言的優(yōu)越性。
2009-05-10 19:47:301111 
基于多種EDA工具的FPGA設(shè)計(jì)
介紹了利用多種EDA工具進(jìn)行FPGA設(shè)計(jì)的實(shí)現(xiàn)原理及方法,其中包括設(shè)計(jì)輸入、綜合、功能仿真、實(shí)現(xiàn)、時(shí)序仿真、配置下載等具體內(nèi)容。并以實(shí)
2009-05-14 18:38:38854 
摘要：介紹了利用多種EDA工具進(jìn)行FPGA設(shè)計(jì)的實(shí)現(xiàn)原理及方法，其中包括設(shè)計(jì)輸入、綜合、功能仿真、實(shí)現(xiàn)、時(shí)序仿真、配置下載等具體內(nèi)容。并以實(shí)際操作介紹了
2009-06-20 11:42:45522 
摘要：介紹了為PET（正電子發(fā)射斷層掃描儀）的前端電子學(xué)模塊提供時(shí)間基準(zhǔn)而設(shè)計(jì)的一種新型高頻時(shí)鐘扇出電路。該電路利用FPGA芯片來實(shí)現(xiàn)對高頻時(shí)鐘的分頻
2009-06-20 12:41:041238 
摘 要： 本文通過在QuartursⅡ開發(fā)平臺下，一種能夠實(shí)現(xiàn)等占空比、非等占空比整數(shù)分頻及半整數(shù)分頻的通用分頻器的FPGA設(shè)計(jì)與實(shí)現(xiàn)，介紹了利用VHDL硬件描
2009-06-20 12:43:07562 
摘要：簡要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5的半整數(shù)分頻器的設(shè)計(jì)為例，介紹了在MAX+plus II開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸
2009-06-20 12:45:00627 
摘要：介紹了一種用VHDL設(shè)計(jì)USB2.0功能控制器的方法，詳術(shù)了其原理和設(shè)計(jì)思想，并在FPGA上予以實(shí)現(xiàn)。
關(guān)鍵詞：USB VHDL FPGA
在視
2009-06-20 13:26:461474 
摘 要： 闡述了自校驗(yàn)技術(shù)在容錯(cuò)系統(tǒng)中的作用，給出了自校驗(yàn)網(wǎng)絡(luò)實(shí)現(xiàn)原理及實(shí)現(xiàn)方法，指出用VHDL語言結(jié)合FPGA/CPLD是實(shí)現(xiàn)大規(guī)模自校驗(yàn)網(wǎng)絡(luò)的有效途徑。
2009-06-20 15:46:43529 
用VHDL語言實(shí)現(xiàn)3分頻電路(占空比為2比1)
分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一，盡管在目前大部分設(shè)計(jì)中，廣泛使用芯片廠家集成的鎖
2009-06-22 07:46:337831 數(shù)字電壓表的VHDL設(shè)計(jì)與實(shí)現(xiàn)
介紹數(shù)字電壓表的組成及工作原理，論述了基于VHDL語言和FPGA芯片的數(shù)字系統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)過程?！ ￡P(guān)鍵詞：數(shù)字電壓表；VHDL語
2009-10-12 19:14:321628 
基于CPLD/FPGA的多功能分頻器的設(shè)計(jì)與實(shí)現(xiàn)
引言
分頻器在CPLD/FPGA設(shè)計(jì)中使用頻率比較高,盡管目前大部分設(shè)計(jì)中采用芯片廠家集成的鎖相環(huán)資源 ,但是對于要求
2009-11-23 10:39:481139 
多種EDA工具的FPGA設(shè)計(jì)方案
概述：介紹了利用多種EDA工具進(jìn)行FPGA設(shè)計(jì)的實(shí)現(xiàn)原理及方法,其中包括設(shè)計(jì)輸入、綜合、功能仿真、實(shí)現(xiàn)、時(shí)序仿真、配
2010-05-25 17:56:59670 
針對目前國內(nèi)SDH系統(tǒng)中還沒有一個(gè)專門的E1分接復(fù)用芯征，本文介紹一種用高級硬件描述語言VHDL及狀態(tài)轉(zhuǎn)移圖完成該發(fā)接復(fù)用器的設(shè)計(jì)的新型設(shè)計(jì)方法及其FPGA實(shí)現(xiàn)。并給出了
2010-08-27 09:42:322704 
本文采用VHDL描述語言，充分利用Xilinx公司Spartan II FPGA的系統(tǒng)資源，設(shè)計(jì)實(shí)現(xiàn)了一種非對稱同步FIFO，它不僅提供數(shù)據(jù)緩沖，而且能進(jìn)行數(shù)據(jù)總線寬度的轉(zhuǎn)換。
2011-01-13 11:33:431744 利用FPGA實(shí)現(xiàn)時(shí)分多址的方法有很多種，但大多數(shù)方法都對FPGA芯片資源的占用非常巨大。針對這一問題，提出一種改進(jìn)型方法來實(shí)現(xiàn)時(shí)分多址。通過使用FPGA芯片內(nèi)部的雙口隨機(jī)訪問存儲(chǔ)器（雙口RAM），利用同一塊RAM采用兩套時(shí)鐘線，地址線和數(shù)據(jù)線，例化雙口RAM的
2011-01-15 15:41:2629 本書共分8章，主要內(nèi)容包括典型fpga器件的介紹、vhdl硬件描述語言、fpga設(shè)計(jì)中常用軟件簡介、用fpga實(shí)現(xiàn)數(shù)字信號處理的數(shù)據(jù)規(guī)劃、多種結(jié)構(gòu)類型的fir數(shù)字濾波器的fpga實(shí)現(xiàn)、不同結(jié)構(gòu)
2011-11-04 15:50:120 本文給出了分頻技術(shù)通用模型。并結(jié)合最新的一些分頻技術(shù)，提出了一種基于FPGA全新的分頻系統(tǒng)的設(shè)計(jì)方法，簡單的介紹了設(shè)計(jì)的思路、原理及其算法，并對該方案的性能進(jìn)行了分析，
2011-11-08 18:03:32137 提出了一種基于FPGA的小數(shù)分頻實(shí)現(xiàn)方法，介紹了現(xiàn)有分頻方法的局限性，提出一種新的基于兩級計(jì)數(shù)器的分頻實(shí)現(xiàn)方法，給出了該設(shè)計(jì)方法的設(shè)計(jì)原理以及實(shí)現(xiàn)框圖
2011-11-09 09:36:22121 給出了一種基于FPGA的分頻電路的設(shè)計(jì)方法．根據(jù)FPGA器件的特點(diǎn)和應(yīng)用范圍，提出了基于Verilog的分頻方法．該方法時(shí)于在FPGA硬件平臺上設(shè)計(jì)常用的任意偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻
2011-11-09 09:49:33355 介紹了一種基于FPGA的雙模前置小數(shù)分頻器的分頻原理及電路設(shè)計(jì),并用VHDL編程實(shí)現(xiàn)分頻器的仿真.
2011-11-29 16:43:0648 為了實(shí)現(xiàn)對非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語言，設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明基于FPGA的
2012-06-26 15:48:3627 altera FPGA/CPLD高級篇(VHDL源代碼)
2012-11-13 14:40:38134 文中著重介紹了一種基于FPGA利用VHDL硬件描述語言的數(shù)字秒表設(shè)計(jì)方法，在設(shè)計(jì)過程中使用基于VHDL的EDA工具M(jìn)odelSim對各個(gè)模塊仿真驗(yàn)證，并給出了完整的源程序和仿真結(jié)果。
2012-12-25 11:19:246071 本書比較全面地闡述了fpga在數(shù)字信號處理中的應(yīng)用問題。本書共分8章，主要內(nèi)容包括典型fpga器件的介紹、vhdl硬件描述語言、fpga設(shè)計(jì)中常用軟件簡介、用fpga實(shí)現(xiàn)數(shù)字信號處理的數(shù)據(jù)規(guī)劃、多種
2015-12-23 11:07:4644 Xilinx FPGA工程例子源碼：FM收音機(jī)的解碼及控制器VHDL語言實(shí)現(xiàn)
2016-06-07 14:13:4311 Xilinx FPGA工程例子源碼：VHDL實(shí)現(xiàn)對圖像的采集和壓縮
2016-06-07 14:54:576 用 Verilog實(shí)現(xiàn)基于FPGA 的通用分頻器的設(shè)計(jì)時(shí)鐘分頻包括奇數(shù)和偶數(shù)分頻
2016-07-14 11:32:4745 vhdl語法介紹FPGA設(shè)計(jì)實(shí)例nios ii設(shè)計(jì)實(shí)例北航版本
2016-07-14 17:34:1374 目前許多FPGA的邏輯資源（LE）都已超過1萬門，使得片上可編程系統(tǒng)SOPC已經(jīng)成為可能。算術(shù)邏輯單元ALU應(yīng)用廣泛，是片上可編程系統(tǒng)不可或缺的一部分。利用VHDL語言在FPGA芯片上設(shè)計(jì)ALU的研究較少，文中選用FPGA來設(shè)計(jì)32位算術(shù)邏輯單元ALU，通過VHDL語言實(shí)現(xiàn)ALU的功能。
2018-07-22 11:22:006949 
設(shè)計(jì)背景： 分頻在 fpga的設(shè)計(jì)中一直都擔(dān)任著很重要的角色，而說到分頻，我相信很多人都已經(jīng)想到了利用計(jì)算器來計(jì)算達(dá)到想要的時(shí)鐘頻率，但問題是僅僅利用計(jì)數(shù)器來分頻，只可以實(shí)現(xiàn)偶數(shù)分頻，而如果我需要
2018-06-13 11:21:4812390 
不太嚴(yán)格的設(shè)計(jì)，通過自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者，這種方式只消耗不多的邏輯單元就可以達(dá)到對時(shí)鐘操作的目的。
2019-08-07 08:00:009033 
本文檔的主要內(nèi)容詳細(xì)介紹的是FPGA視頻教程之FPGA和CPLD與VHDL基礎(chǔ)知識的詳細(xì)資料說明。主要的目的是：1.VHDL入門，2.設(shè)計(jì)單元，3.體系結(jié)構(gòu)建?；A(chǔ)，4.VHDL邏輯綜合，5.層次
2019-03-20 14:35:199 基于提升框架的小波變換方法，利用FPGA 可編程特性可實(shí)現(xiàn)多種小波變換。提升框架（LS ：Lifting Scheme） 是由Sweldens 等人在近幾年提出的一種小波變換方法，用它的框架結(jié)構(gòu)能有效地計(jì)算DWT。對于較長的濾波器，LS 的操作次數(shù)比濾波器組的操作方式減少將近一半，更適合硬件實(shí)現(xiàn)。
2019-08-18 09:47:571918 
基于提升框架的小波變換方法，利用FPGA 可編程特性可實(shí)現(xiàn)多種小波變換。提升框架（LS ：Lifting Scheme） 是由Sweldens 等人在近幾年提出的一種小波變換方法，用它的框架結(jié)構(gòu)能有
2019-08-25 11:01:315747 
本文主要闡述看音箱分頻器的維修方法及音箱分頻器接喇叭的方法。
2020-03-28 11:09:5914938 
在數(shù)字系統(tǒng)設(shè)計(jì)中，根據(jù)不同的設(shè)計(jì)需要，經(jīng)常會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等，有的還要求等占空比。在基于cpld（復(fù)雜可編程邏輯器件）的數(shù)字系統(tǒng)設(shè)計(jì)中，很容易實(shí)現(xiàn)由計(jì)數(shù)器或其級聯(lián)構(gòu)成各種形式的偶數(shù)分頻及非等占空比的奇數(shù)分頻，但對等占空比的奇數(shù)分頻及半整數(shù)分頻的實(shí)現(xiàn)較為困難。
2020-06-26 09:36:00825 
通常情況下，時(shí)鐘的分頻在FPGA設(shè)計(jì)中占有重要的地位，在此就簡單列出分頻電路設(shè)計(jì)的思考思路。
2020-07-10 17:18:032192 基于以上討論，可以看出ASIP+FPGA設(shè)計(jì)模式可以從很大程度上解決引言中提到的兩個(gè)難題。為了進(jìn)行更深入的研究，我們對該設(shè)計(jì)模式進(jìn)行了嘗試，用VHDL硬件描述語言在FPGA上實(shí)現(xiàn)了一個(gè)8位微處理器
2020-07-28 17:44:49562 
介紹了單片機(jī)與FPGA 異步串行通信的實(shí)現(xiàn)方法，給出了系統(tǒng)結(jié)構(gòu)原理框圖及其部分VHDL 程序，并定義了發(fā)送器和接收器的端口信號。
2020-09-29 16:20:008 本文檔的主要內(nèi)容詳細(xì)介紹的是使用FPGA實(shí)現(xiàn)自動(dòng)售貨機(jī)的VHDL程序與仿真資料。
2020-12-21 17:10:0023 本文檔的主要內(nèi)容詳細(xì)介紹的是使用FPGA實(shí)現(xiàn)自動(dòng)售貨機(jī)的VHDL程序與仿真資料免費(fèi)下載。
2020-12-22 17:07:0015 本文檔的主要內(nèi)容詳細(xì)介紹的是使用FPGA VHDL實(shí)現(xiàn)電子點(diǎn)餐項(xiàng)目設(shè)計(jì)的參考實(shí)例資料合集包括了：電子點(diǎn)餐接收端，電子點(diǎn)餐protel格式電路圖，電子點(diǎn)餐發(fā)送端，電路圖和PCB原理圖免費(fèi)下載。
2020-12-23 16:47:3918 本文檔的主要內(nèi)容詳細(xì)介紹的是使用FPGA實(shí)現(xiàn)ADC0809的VHDL控制程序免費(fèi)下載。
2021-01-18 17:17:0017 本文檔的主要內(nèi)容詳細(xì)介紹的是使用FPGA實(shí)現(xiàn)LCD控制的VHDL程序與仿真資料免費(fèi)下載。
2021-01-18 17:19:0810 本文檔的主要內(nèi)容詳細(xì)介紹的是使用FPGA實(shí)現(xiàn)LED控制的VHDL程序與仿真資料免費(fèi)下載。
2021-01-18 17:32:4612 FPGA Express將VHDL描述轉(zhuǎn)換并優(yōu)化為內(nèi)部門級等效格式。然后針對給定的FPGA技術(shù)編譯此格式。
2021-01-21 16:02:097 簡要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為2.5和1.5的分頻器的設(shè)計(jì)為例，介紹了在MaxPlusII開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計(jì)數(shù)字邏輯電路的過程和方法。該設(shè)計(jì)具有結(jié)構(gòu)簡單、實(shí)現(xiàn)方便、便于系統(tǒng)升級的特點(diǎn)。
2021-03-16 09:45:5310 簡要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍，并以分頻比為25和15的分頻器的設(shè)計(jì)為例，介紹了在 Maxplus開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸入方式來設(shè)計(jì)數(shù)字邏輯電路的過程和方法該設(shè)計(jì)具有結(jié)構(gòu)簡單、實(shí)現(xiàn)方便、便于系統(tǒng)升級的特點(diǎn)。
2021-04-12 16:29:0511 一種基于FPGA的分頻器的實(shí)現(xiàn)說明。
2021-05-25 16:57:0816 FPGA分頻器是一種常用于數(shù)字信號處理、通信系統(tǒng)、雷達(dá)系統(tǒng)等領(lǐng)域的電路，其作用是將信號分成多個(gè)頻段。
2023-05-22 14:29:441032 
基于FPGA的高頻時(shí)鐘的分頻和分頻設(shè)計(jì)
2023-08-16 11:42:470
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