在FPGA的源同步的系統(tǒng)設(shè)計(jì)中，常常我們會(huì)碰到把隨路時(shí)鐘和數(shù)據(jù)一同輸出的情形，如同下面的系統(tǒng)：

在這樣的系統(tǒng)中，要求輸出時(shí)鐘o_clk和o_dat要由嚴(yán)格的相位對(duì)齊關(guān)系，一般是邊沿對(duì)齊或者中心對(duì)齊。

那么如何才能保證上述相位對(duì)齊關(guān)系呢？

(1) 第一種做法（這樣用的人不少）。

對(duì)于數(shù)據(jù)，通常用系統(tǒng)時(shí)鐘打一拍或者不打拍，組合邏輯直接輸出。

對(duì)于時(shí)鐘，通常直接把FPGA內(nèi)部的系統(tǒng)時(shí)鐘賦值到IO PAD的輸出管腳上。

如下所示：
assign O_CLK = sys_clk;
always@(posedge sys_clk)
o_dat= data_i;
// or assign O_dat =data_i;

這樣的處理方式，需要約束文件里面通過offset out（UCF，SDC類似）約束輸出時(shí)鐘和數(shù)據(jù)的相位關(guān)系。

上面的處理方式其實(shí)對(duì)于FPGA不是最優(yōu)選擇。而且對(duì)于時(shí)鐘直接賦值輸出的處理方式，在某些器件上還會(huì)產(chǎn)生錯(cuò)誤！更好的處理方式是下面第2中：

(2) 第二種做法

對(duì)于輸出的數(shù)據(jù)，無論如何都要做到最終送到IO PAD時(shí)，是寄存器輸出。這樣我們可以把寄存器約束到IOPAD里面的IO LOGIC里面，保證所有數(shù)據(jù)輸出延遲的一致性。

對(duì)于時(shí)鐘，通過類似ODDR2的元件來產(chǎn)生一個(gè)時(shí)鐘鏡像輸出：

這樣的處理方式，不管是數(shù)據(jù)，還是時(shí)鐘，實(shí)際上都是寄存器輸出，而且都可以把它們放置到IO PAD里面，保證了時(shí)鐘和所有數(shù)據(jù)相對(duì)相位關(guān)系的一致性。