最近在寫代碼的時(shí)候總是在思考，我寫的這個(gè)能被綜合嗎？總是不放心，或是寫完了綜合的時(shí)候出問題，被搞的非常煩惱，雖然看了一些書，比如對組合邏輯用阻塞賦值，時(shí)序用非阻塞賦值，延時(shí)不能被綜合等等，但是沒有一本能完全將清楚所有的問題！今天無意中看到這篇文章，看來對于是否可綜合依然是要靠經(jīng)驗(yàn)判斷！希望有一天能對常用的綜合問題有個(gè)細(xì)致的了解！

一、HDL不是硬件設(shè)計(jì)語言
過去筆者曾碰到過不少VHDL或Verilog HDL的初學(xué)者問一些相似的問題，諸如如何實(shí)現(xiàn)除法、開根號(hào)，如何寫循環(huán)語句等等。在這個(gè)論壇上，也時(shí)常能看到一些網(wǎng)友提出這一類的問題。
對于這些問題，首先要明確的是VHDL和Veriglog并非是針對硬件設(shè)計(jì)而開發(fā)的語言，只不過目前被我們用來設(shè)計(jì)硬件。HDL是Hardware Description Language的縮寫，正式中文名稱是“硬件描述語言”。也就是說，HDL并不是“硬件設(shè)計(jì)語言(Hardware Design Language)”。別看只差這一個(gè)單詞，正是這一個(gè)單詞才決定了絕大部分電路設(shè)計(jì)必須遵循RTL的模式來編寫代碼，而不能隨心所欲得寫僅僅符合語法的HDL代碼。

二、HDL的來歷
之所以是“硬件描述語言”，要從HDL的來歷說起。

VHDL于1980年開始在美國國防部的指導(dǎo)下開發(fā)，完成于1983年，并于1987年成為IEEE的標(biāo)準(zhǔn)。當(dāng)初開發(fā)這種語言，是出于美國國防部采購電子設(shè)備的需要。美軍的裝備采購自私人企業(yè)，時(shí)常要面對這樣一種風(fēng)險(xiǎn)：如果某種武器大量裝備部隊(duì)，而其中某個(gè)零件的供應(yīng)商卻在幾年后倒閉了，那這種武器的再生產(chǎn)、維修和保養(yǎng)都會(huì)出現(xiàn)大問題。而電子設(shè)備、尤其是集成電路的內(nèi)部結(jié)構(gòu)較為復(fù)雜，若出現(xiàn)前面所說的情況要找其他公司生產(chǎn)代用品非常困難。于是美國防部希望供應(yīng)商能以某種形式留下其產(chǎn)品的信息，以保證一旦其破產(chǎn)后能由其他廠商迅速生產(chǎn)出代用品。

顯然，當(dāng)初的設(shè)計(jì)文檔顯然是不能交出來的，這在美國會(huì)涉及商業(yè)機(jī)密和知識(shí)產(chǎn)權(quán)問題。于是美國防部就想出了一種折衷的方法——描述硬件的語言，也就是VHDL。通過VHDL，供應(yīng)商要把自己生產(chǎn)的集成電路芯片的行為描述出來：比如說，加了什么樣的信號(hào)后過多少時(shí)間它能輸出什么等等。這樣，如果有必要讓其他廠商生產(chǎn)代用品，他們只需照著VHDL文檔，設(shè)計(jì)出行為與其相同的芯片即可。這樣的代用品相當(dāng)于是新廠商在不了解原產(chǎn)品結(jié)構(gòu)的情況下獨(dú)立設(shè)計(jì)的，所以不太會(huì)涉及知識(shí)侵權(quán)。

Verilog HDL也形成于差不多的年代，是由Gateway Design Automation公司大約在1983年左右開發(fā)的。其架構(gòu)同VHDL相似，但主要被用來進(jìn)行硬件仿真?；蛟S私人公司更注重實(shí)用，Verilog要比VHDL簡潔得多。

由此可見，這兩種最流行的用于電路設(shè)計(jì)的語言，沒有一種是為了設(shè)計(jì)硬件而開發(fā)的(更何況80年代還沒有現(xiàn)在的那些功能強(qiáng)大的EDA軟件呢)。因此，當(dāng)初制訂HDL語言標(biāo)準(zhǔn)的時(shí)候，并沒有考慮這些代碼如何用硬件來實(shí)現(xiàn)。換句話說，有些代碼寫起來簡單，實(shí)現(xiàn)起來卻可能非常復(fù)雜，或者幾乎不可能實(shí)現(xiàn)。

三、HDL代碼的可綜合性

現(xiàn)在回到最初的問題上。為什么諸如除法、循環(huán)之類的HDL代碼總是會(huì)出錯(cuò)？
由上一部分可知，任何符合HDL語法標(biāo)準(zhǔn)的代碼都是對硬件行為的一種描述，但不一定是可直接對應(yīng)成電路的設(shè)計(jì)信息。行為描述可以基于不同的層次，如系統(tǒng)級，算法級，寄存器傳輸級(RTL)、門級等等。以目前大部分EDA軟件的綜合能力來說，只有RTL或更低層次的行為描述才能保證是可綜合的。而眾多初學(xué)者試圖做的，卻是想讓軟件去綜合算法級或者更加抽象的硬件行為描述。

比如說，要想實(shí)現(xiàn)兩個(gè)變量相除的運(yùn)算，若在代碼中寫下C=A/B，你將會(huì)發(fā)現(xiàn)只有一些模擬軟件在前仿真中能正確執(zhí)行這句代碼，但幾乎任何軟件都不能將其綜合成硬件。不要怪軟件太笨。試想一下，如果我們自己筆算除法是怎么做的？從高位到低位逐次試除、求余、移位。試除和求余需要減法器，商數(shù)和余數(shù)的中間結(jié)果必須有寄存器存儲(chǔ)；而此運(yùn)算顯然不能在一個(gè)時(shí)鐘周期里完成，還需要一個(gè)狀態(tài)機(jī)來控制時(shí)序。一句簡單的C=A/B同所有這些相比顯得太抽象，對于只能接受RTL或更低層次描述的EDA軟件來說確實(shí)太難實(shí)現(xiàn)。而如果代碼是類似于(Verilog)
always @(posedge clk)
c<=A/B;
這樣的，要求除法在一個(gè)時(shí)鐘延上完成，那更是不可能實(shí)現(xiàn)的。(注：有些FPGA的配套軟件提供乘除法的運(yùn)算模塊，但也只能支持直接調(diào)用，不支持把形如C=A/B的語句綜合成除法模塊。)
又比如，一個(gè)很多初學(xué)者常見的問題是試圖讓HDL進(jìn)行循環(huán)運(yùn)算，形同(Verilog)：
for (i=0; i
parity = parity xor data;
一些功能比較簡單的綜合軟件會(huì)完全拒絕綜合循環(huán)語句；而一些功能較強(qiáng)的軟件僅當(dāng)wordlength是常數(shù)的時(shí)候能綜合；當(dāng)wordlength為變量時(shí)，任何軟件都不能綜合上面的語句。這是因?yàn)橛布?guī)模必須是有限的、固定的。當(dāng)綜合軟件遇到循環(huán)語句時(shí)，總是將其展開成若干條順序執(zhí)行的語句，然后再綜合成電路。若wordlength是常數(shù)，則展開的語句數(shù)是確定的，具有可綜合性；而若它是變量時(shí)，展開的語句數(shù)不確定，對應(yīng)的硬件電路數(shù)量也不能確定，無法被綜合。或許有人說用計(jì)數(shù)器就能實(shí)現(xiàn)變量循環(huán)，但這情形又和上面的除法運(yùn)算相同。那需要額外的硬件，用來存儲(chǔ)中間結(jié)果和進(jìn)行時(shí)序控制，象上面那樣的循環(huán)語句對此描述得太抽象，軟件接受不了。

四、如何判斷自己寫的代碼是可綜合的？

用一句簡單的話概括：電腦永遠(yuǎn)沒有你聰明。具體來說，通常EDA軟件對HDL代碼的綜合能力總是比人差。對于一段代碼，如果你不能想象出一個(gè)較直觀的硬件實(shí)現(xiàn)方法，那EDA軟件肯定也不行。比如說，加法器、多路選擇器是大家都很熟悉的電路，所以類似A+B-C，(A>B)?C這樣的運(yùn)算一定可以綜合。而除法、開根、對數(shù)等等較復(fù)雜的運(yùn)算，必須通過一定的算法實(shí)現(xiàn)，沒有直觀簡單的實(shí)現(xiàn)方法，則可以判斷那些計(jì)算式是不能綜合的，必須按它們的算法寫出更具體的代碼才能實(shí)現(xiàn)。此外，硬件無法支持的行為描述，當(dāng)然也不能被綜合(比如想在FPGA上實(shí)現(xiàn)DDR內(nèi)存那樣的雙延觸發(fā)邏輯，代碼很容易寫，但卻不能實(shí)現(xiàn))。

不過，這樣的判斷標(biāo)準(zhǔn)非常主觀模糊，遇到具體情況還得按設(shè)計(jì)人員自己的經(jīng)驗(yàn)來判斷。如果要一個(gè)相對客觀的標(biāo)準(zhǔn)，一般來說：在RTL級的描述中，所有邏輯運(yùn)算和加減法運(yùn)算、以及他們的有限次組合，基本上是可綜合的，否則就有無法綜合的可能性。當(dāng)然，這樣的標(biāo)準(zhǔn)仍然有缺陷，更況且EDA的技術(shù)也在不斷發(fā)展，過去無法綜合的代碼或許將來行，某些軟件不支持的代碼換個(gè)軟件或許行。比如固定次數(shù)的循環(huán)，含一個(gè)常數(shù)參數(shù)的乘法運(yùn)算等等，有些EDA軟件支持對它們的綜合，而有些軟件不行。

所以，正確的判斷仍然要靠實(shí)踐來積累經(jīng)驗(yàn)。當(dāng)你可以較準(zhǔn)確判斷代碼的可綜合性的時(shí)候，你對HDL的掌握就算完全入門了。
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