為設(shè)計(jì)尋找“完美”FPGA 的重要性日漸升級(jí)，其中功耗已成為主要考慮因素。功耗管理在大部分應(yīng)用中都非常關(guān)鍵。某些標(biāo)準(zhǔn)已為單卡或者單個(gè)系統(tǒng)設(shè)定了功耗上限。鑒于此，設(shè)計(jì)人員必須在設(shè)計(jì)過程中更早地對(duì)功耗問題加以考慮，一般來說應(yīng)該從選擇 FPGA 開始。

減少 FPGA 的功耗可以降低供電電壓，簡(jiǎn)化電源設(shè)計(jì)和散熱管理，降低對(duì)電源分配面的要求，從而簡(jiǎn)化電路板設(shè)計(jì)。低功耗還可以延長(zhǎng)電池壽命，提高系統(tǒng)的可靠性（運(yùn)行溫度較低的系統(tǒng)壽命更長(zhǎng)）。

功耗挑戰(zhàn)
伴隨每一代工藝技術(shù)的問世，晶體管的尺寸可依照摩爾定律不斷縮小。但這種現(xiàn)象也會(huì)帶來副作用，即每個(gè)晶體管內(nèi)的漏電流會(huì)增大，進(jìn)而導(dǎo)致靜態(tài)功耗增大（未工作狀態(tài)下 FPGA 消耗的總電流增大）。FPGA 性能的提升會(huì)提高時(shí)鐘速率，使動(dòng)態(tài)功耗上升。靜態(tài)功耗是晶體管漏電流造成的，動(dòng)態(tài)功耗則取決于可編程邏輯和 I/O 的開關(guān)頻率。由于每一代 FPGA 的容量都在增大，會(huì)使兩種功耗不斷增加。更高的邏輯容量意味著每個(gè)器件會(huì)有更多漏電流和更多在更高速度下運(yùn)行的晶體管。

鑒于這些問題的存在，設(shè)計(jì)人員必須在設(shè)計(jì)過程中盡早對(duì)電源和熱管理問題有更加清楚的認(rèn)識(shí)。給器件加上散熱器并不足以解決這些問題。因此設(shè)計(jì)人員必須盡量減少設(shè)計(jì)中的邏輯用量。

首先來看幾點(diǎn)指南，有助于理解在設(shè)計(jì)過程各個(gè)階段應(yīng)采取何種措施來降低FPGA的功耗。很明顯，在設(shè)計(jì)過程的初期徹底理解這些問題能帶來最大的收益。

圖 1 說明了包括 FPGA 選擇以及低功耗設(shè)計(jì)技巧在內(nèi)的貫穿整個(gè)設(shè)計(jì)過程的不同設(shè)計(jì)點(diǎn)

?

7 系列工藝技術(shù)
在選擇 FPGA 的過程中， 應(yīng)謹(jǐn)慎考慮工藝技術(shù)，它能幫助用戶判斷器件的漏電流和性能。賽靈思 7 系列FPGA 采用 28 HPL （28nm 高性能低功耗）工藝，在提高性能的同時(shí)可顯著降低功耗（見第 41 期《賽靈思中國(guó)通訊》的封面故事）。選擇采用低漏電流的 HPL 工藝制造的器件，可以避免在FPGA 設(shè)計(jì)中使用復(fù)雜且成本高昂的靜態(tài)功耗管理方案。

盡管 28 HP 工藝 FPGA 的性能并沒有超越 7 系列的其它 FPGA，但其靜態(tài)功耗還不到競(jìng)爭(zhēng)對(duì)手 FPGA 靜態(tài)功耗的一半，而且不會(huì)造成嚴(yán)重的漏電流問題。圖 2 顯示了 7 系列產(chǎn)品的全面降耗情況，整體功耗僅為上一代40nmFPGA 器件的一半。

?

設(shè)計(jì)人員可以在開發(fā)階段選擇較大的 FPGA，然后在生產(chǎn)過程中選擇較小的 FPGA。選擇較小的 FPGA 不僅可以降低成本，還能降低系統(tǒng)功耗。

所有 7 系列 FPGA 均采用統(tǒng)一的架構(gòu)。這種統(tǒng)一架構(gòu)便于在賽靈思 7 系列的不同 FPGA 器件之間方便地進(jìn)行向上或向下遷移。如果需要從 Virtex?-6 或者 Spartan?-6 器件遷移至7 系列器件或者在 7 系列器件之間遷移，請(qǐng)參閱“7系列用戶指南”(UG429)。

?

賽靈思堆疊硅片互聯(lián)技術(shù)
對(duì)較大的系統(tǒng)來說，設(shè)計(jì)人員一般會(huì)選擇多個(gè) FPGA。這種架構(gòu)往往需要在各個(gè) FPGA 之間高速傳輸數(shù)據(jù)，這是一項(xiàng)復(fù)雜、困難的工作。選擇采用賽靈思堆疊硅片互聯(lián)技術(shù)制造的大型 7 系列 FPGA，比如 XC7V1500T 和XC7V2000T 器件，就可以避免這個(gè)問題。簡(jiǎn)單地說，堆疊硅片互聯(lián)技術(shù)就是將多片芯片布置在具有成千上萬連接關(guān)系的插入式結(jié)構(gòu)中，用以制造統(tǒng)一的大型器件。堆疊硅片互聯(lián)技術(shù)的優(yōu)勢(shì)之一在于，與采用標(biāo)準(zhǔn)單片電路的類似尺寸的器件相比，可顯著降低靜態(tài)功耗。

堆疊硅片互聯(lián)技術(shù) (SSI) 還能大幅度降低 I/O 互聯(lián)功耗。與在電路板上布置多塊 FPGA 的方法相比，SSI 技術(shù)有很大的優(yōu)勢(shì)，其 I/O 互聯(lián)功耗比采用 I/O 和收發(fā)器構(gòu)建的等效接口低 100 倍（帶寬/W）。功耗大幅下降是因?yàn)樗羞B接都構(gòu)建在芯片上，無需功耗將信號(hào)驅(qū)動(dòng)到片外，這樣可實(shí)現(xiàn)難以置信的高速度和低功耗。

電壓擴(kuò)展增強(qiáng)選項(xiàng)
賽靈思 7 系列 FPGA 提供重要的電壓擴(kuò)展選項(xiàng)。

7 系列 FPGA 為 -3L 和 -2L 器件提供擴(kuò)展 (E) 溫度范圍（0-100 攝氏度）。由于 28 HPL 工藝提供的余量，-2LE 器件可在 1v 或 0.9v 下運(yùn)行。這些器件被分別命名為 -2L (1.0V) 和 -2L(0.9V)。運(yùn)行在 1.0V 下的 -2L 器件的速度性能與 -2I 和 -2C 器件相當(dāng)，但靜態(tài)功耗顯著降低。運(yùn)行在 0.9V 的 -2L 器件性能與 -1I和 -1C 器件相似，但靜態(tài)和動(dòng)態(tài)功耗都有所下降。

僅僅將這些器件的電壓降低到0.9V 就可降低靜態(tài)功耗約 30%。降低電壓也會(huì)降低性能，但賽靈思根據(jù)速度和更加嚴(yán)格的漏電流規(guī)格對(duì)這些 -2L(0.9V) 器件進(jìn)行篩選。這種篩選方法能夠使器件在最劣工藝條件下的功耗比標(biāo)準(zhǔn)速度等級(jí)器件的功耗降低 55%。

選擇 -2L 器件，用戶還能進(jìn)一步降低動(dòng)態(tài)功耗。由于動(dòng)態(tài)功耗與 VCCINT2成正比，VCCINT下降 10% 可帶來功耗20% 的降幅。

功耗估算工具
今天的市場(chǎng)上有豐富的工具可供設(shè)計(jì)人員選擇，用以在整個(gè)開發(fā)過程中評(píng)估 FPGA 設(shè)計(jì)的散熱和電源要求。圖 3是FPGA 開發(fā)過程中每個(gè)階段可供使用的賽靈思工具。

?

為降低功耗，用戶必須盡一切可能減少設(shè)計(jì)中使用的邏輯數(shù)量。首先是使用專用的硬件模塊，而不是在 CLB 中實(shí)現(xiàn)相同的邏輯。

在設(shè)計(jì)初期，XPower Estimator(XPE) 電子數(shù)據(jù)表能夠在初步設(shè)計(jì)和實(shí)施之前對(duì)功耗進(jìn)行早期估測(cè)。XPE 可用于架構(gòu)評(píng)估和器件選擇，幫助確定應(yīng)用所需的合適的電源和散熱管理組件。

PlanAheadTM 軟件則用于估測(cè)設(shè)計(jì)電源在 RTL 級(jí)的分配情況。設(shè)計(jì)人員可以使用約束條件或者 GUI 來設(shè)定器件的運(yùn)行環(huán)境、I/O 屬性和默認(rèn)活躍度。PlanAhead 軟件隨即讀取 HDL 代碼，估算所需的設(shè)計(jì)資源，并對(duì)每種資源的運(yùn)行狀態(tài)進(jìn)行統(tǒng)計(jì)分析，得出功耗估算報(bào)告。由于能夠掌握有關(guān)設(shè)計(jì)意圖的更加詳細(xì)的信息，因此 RTL功耗估計(jì)器的準(zhǔn)確性優(yōu)于 XPE 電子數(shù)據(jù)表，但不及Xpower Analyzer 得出的后期布局布線分析結(jié)果準(zhǔn)確。

Xpower Analyzer (XPA) 是一種專門用于分析布局布線設(shè)計(jì)功耗的工具。它采用全面綜合的GUI，可以對(duì)特定運(yùn)行條件下的功耗和發(fā)熱量信息進(jìn)行詳盡的分析。

用戶可以在兩種不同視圖間切換，用以確認(rèn)各種類型模塊（時(shí)鐘樹、邏輯、信號(hào)、IO 模塊、 BRAM 等硬 IP核或 DSP 模塊）的功耗或設(shè)計(jì)層級(jí)功耗。兩種視圖都能讓用戶進(jìn)行詳細(xì)的功耗分析。并為確定設(shè)計(jì)中最耗電的模塊或部件提供了一種非常有效的方法，從而簡(jiǎn)化了功耗優(yōu)化工作。

軟件功耗優(yōu)化
用戶可通過盡量減少同時(shí)工作的 Block RAM 端口的數(shù)量來優(yōu)化使用Block RAM 的設(shè)計(jì)的功耗。這種優(yōu)化方式可對(duì)跨多個(gè) Block RAM 的 RAM或 ROM 分解的描述進(jìn)行修改，可通過XST 中的“-power yes”選項(xiàng)來啟用優(yōu)化功能。該優(yōu)化通過調(diào)整地址線以及端口使能和寫使能信號(hào)來最大程度地減少每個(gè)時(shí)鐘周期中處于活動(dòng)狀態(tài)的 Block RAM 端口的數(shù)量，同時(shí)能夠確保用戶的設(shè)計(jì)滿足時(shí)序約束條件。

下一步，不考慮性能影響，強(qiáng)制進(jìn)行最高能效的 Block RAM 映射。選擇ram_style 約束的 block_power2 選項(xiàng)，前提是用戶已經(jīng)知道與該存儲(chǔ)器相關(guān)的時(shí)序路徑并非關(guān)鍵路徑。節(jié)能幅度可達(dá)15% 至 75%。

另外，還可以使用 XST 中的區(qū)域優(yōu)化模式。該選項(xiàng)可以最大程度地減少設(shè)計(jì)使用的資源數(shù)量。但應(yīng)注意進(jìn)行區(qū)域優(yōu)化可能會(huì)降低性能。

另一種技巧是進(jìn)行活動(dòng)感知優(yōu)化，或者說智能門控。這些算法能夠分析邏輯等式，檢測(cè)在每個(gè)時(shí)鐘周期中有哪些寄存器源沒有參與結(jié)果運(yùn)算。軟件隨后利用 FPGA 邏輯中可用的多余時(shí)鐘使能 (CE) 資源生成精細(xì)門控信號(hào)，用于關(guān)閉無用的開關(guān)活動(dòng)。用戶可使用 map–power high 選項(xiàng)控制該智能時(shí)鐘和數(shù)據(jù)門控功能?？傮w可降低超過 15% 的內(nèi)核動(dòng)態(tài)功耗，在大多數(shù)情況下插入的額外門控邏輯不會(huì)影響性能。

還有一種降低功耗的方法是使用容量感知優(yōu)化。主要有兩種方法：
? 時(shí)鐘負(fù)載分組：該方法對(duì)同步元件（比如觸發(fā)器或者 DSP 模塊）的布局進(jìn)行重組，以最大程度地縮小每個(gè)時(shí)鐘網(wǎng)絡(luò)的覆蓋范圍。如果用戶將水平或垂直時(shí)鐘柱的數(shù)量降到最低，軟件就能關(guān)閉時(shí)鐘域中不用的分支。這樣可以同時(shí)降低時(shí)鐘資源和緩沖要求，進(jìn)而節(jié)省內(nèi)核動(dòng)態(tài)功耗。這個(gè)過程可以用 map –power on選項(xiàng)來控制。

? 數(shù)據(jù)負(fù)載分組：這種算法能夠在保證用戶滿足性能要求的情況下最大程度地縮短設(shè)計(jì)的總體走線長(zhǎng)度。數(shù)據(jù)負(fù)載分組可以降低功耗的原因在于，動(dòng)態(tài)功耗取決于扇出能力和用戶布線結(jié)構(gòu)的類型和長(zhǎng)度。該分組算法同樣由 map –power on 選項(xiàng)啟用，通過將相關(guān)邏輯盡量靠攏的方式降低功耗。

ISE? Design Suite 為綜合、映射和布線布局的功耗優(yōu)化提供了預(yù)先設(shè)定的目標(biāo)和策略。對(duì)于采用非默認(rèn)約束條件對(duì)綜合進(jìn)行設(shè)置的方法來說，該方案是一種很好的替代選擇。但是運(yùn)行該選項(xiàng)可能會(huì)增加各個(gè)路徑的時(shí)延。

最后，賽靈思實(shí)現(xiàn)工具能夠自動(dòng)關(guān)閉未使用的收發(fā)器、鎖相環(huán)、數(shù)字時(shí)鐘管理器和 I/O。在7 系列器件中，賽靈思已經(jīng)加入了針對(duì)未使用 Block RAM 的電源門控功能。只有當(dāng)用戶在設(shè)計(jì)中使用 Block RAM 時(shí)才會(huì)產(chǎn)生漏電流，而非器件中所有 Block RAM 都會(huì)產(chǎn)生漏電流。在器件中，只對(duì)實(shí)例化的 Block RAM 供電，對(duì)未使用的 Block RAM 不供電。

?

低功耗設(shè)計(jì)技巧
設(shè)計(jì)人員可使用多種技巧和技術(shù)來降低 FPGA 設(shè)計(jì)的功耗。首先是使用專用的硬件模塊，而不是在 CLB 中實(shí)現(xiàn)相同的邏輯。為降低功耗，用戶必須盡一切可能減少設(shè)計(jì)中使用的邏輯數(shù)量。這樣用戶就能夠盡量縮小器件尺寸，降低靜態(tài)功耗。

使用專用的硬 IP 模塊是既能降低靜態(tài)和動(dòng)態(tài)功耗，又能輕松滿足時(shí)序要求的最重要途徑之一。硬 IP 核能夠降低靜態(tài)功耗的原因在于晶體管的總體數(shù)量低于采用 CLB 邏輯的等效組件。

一般情況下，用戶應(yīng)推導(dǎo)出盡可能多的資源。用戶可利用代碼中或者約束文件中的屬性，將推導(dǎo)出的資源單獨(dú)或分組調(diào)入 FPGA 架構(gòu)或者硅片資源。用戶也可使用賽靈思 Core GeneratorTM工具定制專用硬件，用于實(shí)例化特定的資源。

另外，用戶可以將未使用的硬 IP核巧妙地用于其它并不明顯的任務(wù)。DSP48 slice 能夠用于多種邏輯功能，比如乘法器、加法器/累加器、寬幅邏輯比較器、移位器、模式匹配器和計(jì)數(shù)器。用戶可將 Block RAM 作為狀態(tài)機(jī)、數(shù)學(xué)函數(shù)、ROM 和寬幅邏輯查找表(LUT) 使用。

控制信號(hào)的最佳利用
控制信號(hào)（用于控制時(shí)鐘、設(shè)置、復(fù)位和時(shí)鐘使能等同步元素的信號(hào)）可以影響器件的密度、利用率和性能。以下方法有助于將功耗影響降至最低。

首先應(yīng)避免在寄存器或者鎖存器上同時(shí)使用設(shè)置和復(fù)位。賽靈思 FPGA 中的觸發(fā)器可同時(shí)支持異步和同步復(fù)位和設(shè)置控制。但是底層觸發(fā)器每次只能完成一次設(shè)置、復(fù)位、置位或者清除。在RLT 代碼中為一項(xiàng)以上的這些功能進(jìn)行編碼會(huì)導(dǎo)致在實(shí)現(xiàn)一種狀態(tài)時(shí)使用觸發(fā)器的 SR 端口，其余的狀態(tài)在架構(gòu)邏輯中實(shí)現(xiàn)，故占用更多的 FPGA 資源。

如果一個(gè)狀態(tài)是同步的，另一個(gè)是異步的，異步狀態(tài)將成為使用 SR 端口實(shí)現(xiàn)的狀態(tài)，而同步狀態(tài)將在架構(gòu)邏輯中實(shí)現(xiàn)。總的來說，最好避免一種以上的設(shè)置/復(fù)位/置位/清除狀態(tài)。另外，一個(gè) slice 中的4個(gè)觸發(fā)器組中，每個(gè)組只有一個(gè)屬性能夠判斷觸發(fā)器的 SR 端口是同步還是異步。

另外，應(yīng)使用高態(tài)有效控制信號(hào)。寄存器的控制端口為高態(tài)有效。不建議在 FPGA 設(shè)計(jì)中使用低態(tài)有效復(fù)位。由于需要在驅(qū)動(dòng)寄存器的控制端口之前對(duì)信號(hào)進(jìn)行反轉(zhuǎn)，因此低態(tài)有效信號(hào)需要使用更多的查找表。這種反轉(zhuǎn)必須使用查找表完成，故會(huì)占用查找表輸入。

因此，低態(tài)有效控制信號(hào)可能會(huì)導(dǎo)致更長(zhǎng)的運(yùn)行時(shí)間，降低器件的利用率，給時(shí)序和功耗造成不良影響。

盡量在 HDL 編碼或者實(shí)例化組件中使用高態(tài)有效控制信號(hào)。只要能夠控制設(shè)計(jì)中控制信號(hào)的極性，用戶就應(yīng)在代碼的最頂層反轉(zhuǎn)信號(hào)。I/O 邏輯能夠容納推導(dǎo)出的反轉(zhuǎn)器，無需額外的FPGA 邏輯或者走線，故能夠改善利用率、性能和功耗。

采用部分重配置，設(shè)計(jì)人員能夠有效地按時(shí)間段對(duì) FPGA 進(jìn)行劃分，并單獨(dú)運(yùn)行設(shè)計(jì)的各個(gè)組成部分。這種設(shè)計(jì)需要的器件尺寸要小得多，因?yàn)椴皇窃O(shè)計(jì)的每個(gè)部分都需要一直運(yùn)行。

非必要的設(shè)置或復(fù)位
代碼中的非必要設(shè)置或復(fù)位會(huì)導(dǎo)致本來可以推導(dǎo)出的移位寄存器查找表(SRL)、查找表 RAM、Block RAM 和其它邏輯結(jié)構(gòu)不能推導(dǎo)。雖然設(shè)計(jì)人員可能會(huì)覺得別扭，但許多電路都可以設(shè)定為自復(fù)位或者根本就不需要復(fù)位。例如，如果電路被用于實(shí)例化寄存器，就不需要復(fù)位，因?yàn)榧拇嫫鞯某跏蓟S配置的完成自動(dòng)進(jìn)行。

通過減少使用非必要的設(shè)置或復(fù)位，以及更高的器件利用率，設(shè)計(jì)人員可實(shí)現(xiàn)更好的布局、更高的性能、更低的功耗。

如果用戶還想進(jìn)一步降低功耗，另一個(gè)值得注意的方面是時(shí)鐘和Block活動(dòng)。用戶應(yīng)充分發(fā)揮BUFGMUX、BUFGCE 和 BUFHCE 的作用來對(duì)整個(gè)時(shí)鐘域進(jìn)行門控，以達(dá)到降低功耗的目的。這些約束條件能夠關(guān)閉整個(gè)時(shí)鐘域的時(shí)鐘。類似的，如果應(yīng)用只需關(guān)閉設(shè)計(jì)中部分區(qū)域的時(shí)鐘，可以使用 FPGA寄存器的時(shí)鐘使能引腳。

覆蓋多個(gè)時(shí)鐘域的設(shè)計(jì)會(huì)消耗更多時(shí)鐘資源，也會(huì)消耗更多功耗。只要可能，應(yīng)將間歇使用的邏輯布置在單個(gè)時(shí)鐘域（圖 5）中。這樣有助于降低功耗。雖然工具會(huì)自動(dòng)進(jìn)行這方面的嘗試，但在部分設(shè)計(jì)中需要手動(dòng)操作才能完成。

另一項(xiàng)技巧是限制數(shù)據(jù)的運(yùn)動(dòng)（圖6）。請(qǐng)勿將操作數(shù)在 FPGA 內(nèi)搬移，僅搬移結(jié)果。使用的總線數(shù)量越少，長(zhǎng)度越短，容量就越低，運(yùn)算速度就越快，同時(shí)功耗也就越低。設(shè)計(jì)人員還應(yīng)該在布局規(guī)劃的過程中注意將設(shè)計(jì)的引腳與相應(yīng)邏輯進(jìn)行合理布置。

部分重配置降低靜態(tài)功耗
可以使用較小型的器件來降低靜態(tài)功耗。采用部分重配置，設(shè)計(jì)人員能夠有效地按時(shí)間段對(duì) FPGA 進(jìn)行劃分，并單獨(dú)運(yùn)行設(shè)計(jì)的各個(gè)組成部分。這種設(shè)計(jì)需要的器件尺寸要小得多，因?yàn)椴皇窃O(shè)計(jì)的每個(gè)部分都需要一直運(yùn)行。

部分重配置既可降低動(dòng)態(tài)功耗，又可降低靜態(tài)功耗。例如，許多設(shè)計(jì)必須高速運(yùn)行，但它們峰值性能的運(yùn)行時(shí)間可能很短。為節(jié)省功耗，設(shè)計(jì)人員可以利用部分重配置技術(shù)，為高性能設(shè)計(jì)添加一個(gè)可切換的低功耗版本，而不是一直處于最高性能下運(yùn)行。在系統(tǒng)需要的時(shí)候，可以切換回高性能設(shè)計(jì)。

這個(gè)原則也適用于 I/O 標(biāo)準(zhǔn)，特別是在設(shè)計(jì)不是隨時(shí)都需要高能耗接口的時(shí)候。LVDS 需要較大的直流電供電，因此不管其活動(dòng)程度如何，均屬于高能耗接口。設(shè)計(jì)人員可采用部分重配置，在設(shè)計(jì)不需要最高性能的時(shí)候，將 I/O從 LVDS 切換到較低功耗的接口，比如LVCMOS，然后在系統(tǒng)需要進(jìn)行高速傳輸?shù)臅r(shí)候切換回 LVDS。

時(shí)序約束對(duì)低功耗設(shè)計(jì)來說也具有重要意義。如果用戶在溫控環(huán)境中運(yùn)行，請(qǐng)注意可以降低器件的速率來滿足時(shí)序要求。請(qǐng)務(wù)必讓器件的運(yùn)行速率不超過設(shè)定的時(shí)鐘最高速率。讓時(shí)鐘的運(yùn)行速度更快并不會(huì)收到更好的設(shè)計(jì)效果！一般來說，這樣做會(huì)占用更多的架構(gòu)資源，因?yàn)檫@會(huì)減少資源共享，增加邏輯/寄存器數(shù)量，增加布線，減少對(duì)FPGA 專用功能的調(diào)用。所有這些都會(huì)給動(dòng)態(tài)功耗造成顯著影響。

I/O 功耗已經(jīng)成為總功耗的主要組成部分。在部分設(shè)計(jì)中，有高達(dá) 50%的功耗來自 I/O，尤其是在存儲(chǔ)密集的系統(tǒng)中。

可編程的轉(zhuǎn)換速率和驅(qū)動(dòng)強(qiáng)度能夠降低 I/O 驅(qū)動(dòng)的動(dòng)態(tài)功耗。雖然許多設(shè)計(jì)人員青睞高速差分I/O 功能，但不是每個(gè)接口都需要。像 HSLVDCI 這樣的標(biāo)準(zhǔn)能夠節(jié)約大量 FPGA 間的通信功耗以及低速存儲(chǔ)器接口功耗。

所有的賽靈思 7 系列器件都能夠提供可編程的轉(zhuǎn)換速率和驅(qū)動(dòng)強(qiáng)度。賽靈思 FPGA 采用數(shù)字控制阻抗 (DCI) 技術(shù)，可設(shè)置為三種狀態(tài)。DCI 可以避免在FPGA 向存儲(chǔ)器寫入的過程中產(chǎn)生端接功耗，故器件只在讀取的時(shí)候才產(chǎn)生端接功耗。

7 系列器件包含針對(duì) HSTL 和SSTL 的用戶可編程參考接收器功耗模式。用戶可以根據(jù) I/O 的具體情況控制這兩種可編程功耗模式，使用戶能夠在功耗和性能之間求得平衡，從而降低DC 功耗。

收發(fā)器功耗
賽靈思 7 系列 FPGA 的收發(fā)器已針對(duì)高性能和低抖動(dòng)進(jìn)行了優(yōu)化。這些收發(fā)器能夠提供多種低功耗運(yùn)行功能，便于設(shè)計(jì)人員定制靈活的運(yùn)行模式和尺度，以實(shí)現(xiàn)功耗和性能的平衡。

在 7 系列 FPGA 中，共享 LC 鎖相環(huán)可降低大量功耗。對(duì)具有相同線速的四通道設(shè)計(jì)（比如 XAUI）來說，可使用一個(gè)四 PLL（而不是單通道 PLL）來降低功耗。類似的，在某些情況下，由于 PLL 在允許的范圍內(nèi)既能高速運(yùn)行又能低速運(yùn)行，最好選擇較低的運(yùn)行范圍來降低功耗。

用戶還可以選擇啟用單獨(dú)的 TX/RXPOWERDOWN 選項(xiàng)。在最低功耗模式下可啟動(dòng) PLL 功耗降低選項(xiàng)（比如在經(jīng)常用于 PCIe? 系統(tǒng)的 D3 狀態(tài)下）。

設(shè)計(jì)過程的每個(gè)階段在編碼前理解和運(yùn)用節(jié)能設(shè)計(jì)技巧是降低系統(tǒng)功耗的最重要的方法。在設(shè)計(jì)過程的適當(dāng)階段使用各種賽靈思工具也有助于幫助用戶滿足功耗規(guī)范，同時(shí)為板級(jí)設(shè)計(jì)人員提供了關(guān)于選擇必備電源的數(shù)量、類型和規(guī)格的信息。賽靈思7 系列 FPGA 通過采用工藝技術(shù)和架構(gòu)設(shè)計(jì)，實(shí)現(xiàn)了前所未有的能耗經(jīng)濟(jì)性。