在 FPGA 設(shè)計(jì)中，復(fù)位起到的是同步信號(hào)的作用，能夠?qū)⑺械拇鎯?chǔ)元件設(shè)置成已知狀態(tài)。在數(shù)字電路設(shè)計(jì)中，設(shè)計(jì)人員一般把全局復(fù)位作為一個(gè)外部引腳來(lái)實(shí)現(xiàn)，在加電的時(shí)候初始化設(shè)計(jì)。全局復(fù)位引腳與任何其它輸入引腳類(lèi)似，對(duì) FPGA 來(lái)說(shuō)往往是異步的。設(shè)計(jì)人員可以使用這個(gè)信號(hào)在 FPGA 內(nèi)部對(duì)自己的設(shè)計(jì)進(jìn)行異步或者同步復(fù)位。

不過(guò)在一些提示和技巧的幫助下，設(shè)計(jì)人員可以找到更加合適的復(fù)位結(jié)構(gòu)。理想的復(fù)位結(jié)構(gòu)可以改善 FPGA 中器件的利用率、時(shí)序和功耗水平。

了解觸發(fā)器復(fù)位行為
在深入探討復(fù)位技術(shù)之前，有必要了解 FPGA Slice 內(nèi)觸發(fā)器行為?；?a target="_blank">賽靈思 7 系列架構(gòu)的 FPGA 器件的每個(gè)Slice中含有 8 個(gè)寄存器，所有這些寄存器都是 D 類(lèi)觸發(fā)器。這些觸發(fā)器共享一個(gè)通用的控制集。

觸發(fā)器控制集的組成包括時(shí)鐘輸入(CLK)、高電平有效芯片使能端 (CE) 和高電平有效 SR 端口。觸發(fā)器中的 SR 端口既可用作同步置位/復(fù)位端口，也可用作異步預(yù)設(shè)/清除端口（見(jiàn)圖1）。

推斷觸發(fā)器的 RTL 代碼也能推斷觸發(fā)器準(zhǔn)備使用的復(fù)位類(lèi)型。當(dāng)復(fù)位信號(hào)出現(xiàn)在 RTL 過(guò)程的敏感列表中時(shí)，該代碼就會(huì)推斷異步復(fù)位（如圖 2a所示）。隨后綜合工具將推斷出一個(gè)觸發(fā)器，該觸發(fā)器的 SR 端口被配置為預(yù)設(shè)或清除端口（用 FDCE 或者 FDPE 觸發(fā)器原語(yǔ)來(lái)表示）。在 SR 端口被斷言后，觸發(fā)器的輸出會(huì)被立即強(qiáng)制賦予給觸發(fā)器的 SRVAL 屬性。

在同步復(fù)位的情況下，綜合工具推斷出的觸發(fā)器，其 SR 端口被配置為置位或復(fù)位端口（用FDSE 或 FDRE 觸發(fā)器原語(yǔ)來(lái)表示）。SR 端口被斷言后，觸發(fā)器的輸出將在時(shí)鐘周期的下一個(gè)上升沿被強(qiáng)制賦予給觸發(fā)器的 SRVAL 屬性。

此外，還可以把觸發(fā)器的輸出初始化為 INIT 屬性規(guī)定的值。在配置過(guò)程中，當(dāng)全局置位/復(fù)位 (GSR) 信號(hào)被斷言時(shí)，INIT 值就會(huì)被加載到觸發(fā)器。

賽靈思 FPGA 中的觸發(fā)器能夠同時(shí)支持異步的和同步的復(fù)位與置位控制。但是，底層觸發(fā)器每次只能實(shí)現(xiàn)一個(gè)設(shè)置/重設(shè)/預(yù)設(shè)/清除。如果為 RTL 代碼中的多個(gè)設(shè)置/重設(shè)/預(yù)設(shè)/清除狀況進(jìn)行編碼，那么其中一種狀況的實(shí)現(xiàn)將使用觸發(fā)器的 SR端口，其余的狀況則使用架構(gòu)邏輯，因而會(huì)占用更多的 FPGA 資源。

如果其中一個(gè)狀況是同步的，另一個(gè)狀況是異步的，異步狀況的實(shí)現(xiàn)將使用 SR 端口，同步狀況的實(shí)現(xiàn)則使用架構(gòu)邏輯。一般來(lái)說(shuō)，應(yīng)盡量避免出現(xiàn)一個(gè)以上的設(shè)置/重設(shè)/預(yù)設(shè)/清除狀況的出現(xiàn)。另外，對(duì)于 Slice 中的每個(gè)觸發(fā)器組（4 個(gè)觸發(fā)器為一組），只有一個(gè)屬性可以確定觸發(fā)器的 SR 端口是同步的還是異步的。

復(fù)位方法
不管使用哪種復(fù)位類(lèi)型（ 同步或是異步），一般都需要讓復(fù)位與時(shí)鐘同步。只要全局復(fù)位脈沖的持續(xù)時(shí)間足夠長(zhǎng)，器件上所有的觸發(fā)器都會(huì)進(jìn)入復(fù)位狀態(tài)。但是，取消復(fù)位信號(hào)的斷言必須滿(mǎn)足觸發(fā)器的時(shí)序要求，才能保證觸發(fā)器順利地從復(fù)位狀態(tài)轉(zhuǎn)換到正常狀態(tài)。如果不能滿(mǎn)足時(shí)序要求，觸發(fā)器就會(huì)進(jìn)入亞穩(wěn)定狀態(tài)。

另外， 為了某些子系統(tǒng)的正常運(yùn)行，比如狀態(tài)機(jī)和計(jì)數(shù)器，所有的觸發(fā)器必須在同一個(gè)時(shí)鐘邊沿退出復(fù)位。如果狀態(tài)機(jī)的不同部分在不同的時(shí)鐘周期退出復(fù)位狀態(tài)，狀態(tài)機(jī)可能會(huì)進(jìn)入非法狀態(tài)。這就要求取消復(fù)位斷言必須與時(shí)鐘同步。

對(duì)在給定時(shí)鐘域中使用同步復(fù)位方法的設(shè)計(jì)來(lái)說(shuō)，使用標(biāo)準(zhǔn)的亞穩(wěn)態(tài)解決電路（兩個(gè)背對(duì)背觸發(fā)器）就足以把全局復(fù)位引腳同步到特定的時(shí)鐘域。這個(gè)同步復(fù)位信號(hào)可以利用觸發(fā)器上的同步SR 端口初始化該時(shí)鐘域內(nèi)的所有存儲(chǔ)元件。由于待復(fù)位的同步器和觸發(fā)器都處于同一時(shí)鐘域，因此該時(shí)鐘域的標(biāo)準(zhǔn)PERIOD 約束的包括同步器與觸發(fā)器之間的路徑時(shí)序。器件中的每個(gè)時(shí)鐘域都需要使用單獨(dú)的同步器為該時(shí)鐘域生成一個(gè)同步的全局復(fù)位。

現(xiàn)在進(jìn)入實(shí)質(zhì)部分。下面是一些具體的提示和技巧，有助于您找到最佳的設(shè)計(jì)復(fù)位策略。

技巧 1：當(dāng)驅(qū)動(dòng)觸發(fā)器的同步 SR端口時(shí)，每個(gè)時(shí)鐘域都需要全局復(fù)位的局部版本， 并與該時(shí)鐘域同步。

有時(shí)候不能保證設(shè)計(jì)的某個(gè)部分具備有效的時(shí)鐘。這種情況通常發(fā)生在這樣的系統(tǒng)中，即系統(tǒng)使用的時(shí)鐘為恢復(fù)時(shí)鐘，或者系統(tǒng)使用的時(shí)鐘源于熱拔插模塊。在這種情況下，可能需要使用觸發(fā)器上的異步 SR 端口，通過(guò)異步復(fù)位的方法對(duì)設(shè)計(jì)中的存儲(chǔ)元件進(jìn)行初始化。即便存儲(chǔ)元件使用的是異步 SR 端口，取消復(fù)位沿?cái)嘌匀匀槐仨毰c時(shí)鐘同步。這項(xiàng)要求主要體現(xiàn)為觸發(fā)器的復(fù)位恢復(fù)時(shí)序弧，這類(lèi)似于要求將異步 SR的取消斷言沿設(shè)置為與時(shí)鐘的上升沿同步。如果不能滿(mǎn)足這個(gè)時(shí)序弧的要求，就會(huì)導(dǎo)致觸發(fā)器進(jìn)入亞穩(wěn)態(tài)，同步子系統(tǒng)也會(huì)進(jìn)入異常狀態(tài)。