超越摩爾定律的堆疊硅片互聯(lián)技術(shù)和28Gbps 收發(fā)器引領(lǐng) FPGA 創(chuàng)新的新時代

賽靈思最近推出了兩款最新創(chuàng)新技術(shù)，進一步擴展了 FPGA 的應(yīng)用可能與市場范圍。去年 10 月底，賽靈思宣布在即將推出的 28nm 高端Virtex?-7 系列中新增堆疊硅片互聯(lián)(SSI) FPGA（見《賽靈思中國通訊》第 37 期）。最新創(chuàng)新型架構(gòu)可在單個硅中介層上連接數(shù)個芯片，這使賽靈思的 Virtex-7 FPGA 能夠集成多達200 萬個邏輯單元（是已宣布推出的任何其他 28nm FPGA 的邏輯容量的兩倍），從而在當代工藝技術(shù)中實現(xiàn)下一代產(chǎn)品的功能。

隨后，賽靈思于去年 11 月底還透露了 Virtex-7 HT 系列器件的相關(guān)信息。Virtex-7 HT 器件利用 SSI 技術(shù)，在單個芯片上集成了 FPGA 和高速收發(fā)器芯片，這對通信領(lǐng)域的客戶而言是一個巨大的技術(shù)飛躍，而且能滿足越來越多應(yīng)用對高速 I/O 的需求。最新 FPGA 能夠在同一器件上容納眾多 28Gbps 收發(fā)器以及數(shù) 10 個13.1Gbps 收發(fā)器，這有助于在新設(shè)備標準制定之前為當前 100Gbps 通信設(shè)備以及 400Gbps 通信線路卡的開發(fā)做好準備。

超越摩爾定律

Intel 聯(lián)合創(chuàng)始人戈登摩爾于1965 年 4 月 19 日在《電子》雜志上發(fā)表了深有遠見的《在集成電路上集成更多組件》一文，此后半導(dǎo)體產(chǎn)業(yè)每 22 個月更新?lián)Q代都將晶體管集成量翻一番。與半導(dǎo)體產(chǎn)業(yè)中的其他公司一樣，賽靈思過去多年來也認識到，要想引領(lǐng)整個市場，就必須跟上摩爾定律的發(fā)展速度，每代工藝技術(shù)都要達到相應(yīng)的集成標準，甚至要當引領(lǐng)標準發(fā)展的先鋒。

目前，隨著最新工藝的發(fā)展，復(fù)雜性、成本和設(shè)計風險日益提高，很多公司都應(yīng)接不暇，而賽靈思則找到了推進新一代產(chǎn)品 Virtex-7 FPGA 容量翻番的獨特方法。賽靈思推出了業(yè)界首批堆疊硅片架構(gòu)之一，帶來了一系列業(yè)界最大型的 FPGA。其中最大型的 FPGA 就是 28nm Virtex-7XC7V2000T，其包括 200 萬個邏輯單元和 305,400 個邏輯切片，BRAM容量高達 46,512 kb，還包括 2,160個DSP 切片 和 36 個 GTX 10.3125 Gbps 收發(fā)器。Virtex-7 系列包括多
個 SSI FPGA，采用單片 FPGA 配置。Virtex-7 是 7 系列的高端產(chǎn)品，其他 7 系列產(chǎn)品還包括新型低成本低功耗 ArtixTM FPGA 以及中端 KintexTM FPGA，上述所有產(chǎn)品均采用了統(tǒng)一面向應(yīng)用的模塊化模塊 (ASMBL) 架構(gòu)。

最新 SSI 技術(shù)不僅能滿足用戶使用業(yè)界最大型 FPGA 的要求，主流邏輯芯片中成功部署堆疊芯片還能帶來重大的半導(dǎo)
體設(shè)計成果。大多數(shù)公司還在評估堆疊芯片架構(gòu)時，賽靈思就推出了堆疊硅芯片，有望改善容量和集成度，節(jié)約 PCB 板級空間，甚至進一步提高產(chǎn)量。大多數(shù)公司為了趕上摩爾定律不得不選擇堆疊硅片技術(shù)，而賽靈思則充分利用該技術(shù)讓其脫穎而出，在單個 IC 上組合匹配多種不同類型的芯片，從而大幅提升系統(tǒng)性能，降低材料清單成本 (BOM)，提高功率效率。

堆疊硅片架構(gòu)

賽靈思負責 FPGA 開發(fā)與芯片技術(shù)的企業(yè)副總裁 Liam Madden 指出：“這種新的堆疊硅片互聯(lián)技術(shù)使賽靈思能夠為當代工藝技術(shù)帶來下一代的高密度性能。隨著芯片尺寸的增大，良率將呈指數(shù)級下降，因此構(gòu)建大型芯片相當困難，而且成本不菲。最新架構(gòu)使我們能夠構(gòu)建一系列較小型芯片，然后通過硅中介層并排連接在該中介層上，看起來就像一體化芯片一樣，而且功能一樣。”（如圖 1 所示）

?

?

圖 1 堆疊硅片架構(gòu)在單個硅中介層上并排放置多個芯片（即切片）。

每個芯片通過硅中介層中各層互聯(lián)，其方式類似于印制電路板上各層分立組件的互聯(lián)（如圖 2 所示）。芯片和硅中介層通過多個微凸塊連接。該架構(gòu)還采用穿過無源硅中介層的硅通孔 (TSV) 協(xié)助實現(xiàn)器件上每個芯片不同區(qū)域以及片外資源之間的通信（如圖 3所示）。相鄰 FPGA 芯片間的數(shù)據(jù)在10,000 多個路由連接之間流動。

?

?

圖 2 賽靈思的堆疊硅片互聯(lián)技術(shù)采用無源硅中介層、微凸塊和硅通孔技術(shù)。

?

?

圖 3 28nm Virtex-7 器件真實的橫截面圖。我們看到 TSV 通過硅中介層連接微凸塊（頂部虛線）。

Madden表示，采用無源硅中介層而非系統(tǒng)級封裝或多芯片模塊化配置能夠帶來巨大優(yōu)勢。他說：“我們采用常規(guī)硅
片互聯(lián)或金屬化來連接器件上的芯片，這樣硅片中的芯片連接數(shù)量大大超過系統(tǒng)級封裝。而且這種方法的最大優(yōu)勢還在于節(jié)能性。由于我們通過硅片互聯(lián)技術(shù)連接芯片，因此功耗遠遠低于通過大線跡、封裝或電路板連接的方式。”

事實上，SSI 技術(shù)將單位功耗芯片間連接帶寬提升了 100 倍以上，時延減至五分之一，而且不會占用任何高速串行或并行 I/O 資源。

Madden 還指出，微凸塊并非直接連接于封裝，而是互聯(lián)到無源硅中介層，進而連接到相鄰的芯片。這種設(shè)置方法能夠避免微凸塊受到靜電放電的影響，從而帶來巨大優(yōu)勢。通過芯片彼此相鄰，并連接至球形柵格陣列，該器件避免了采用單純的垂直硅片堆疊方法出現(xiàn)的熱通量、信號完整性和設(shè)計工具流問題。

與單片 7 系列器件一樣，賽靈思在Virtex-7 系列的 SSI 產(chǎn)品中也采用了臺基電的 28nm HPL（高性能低功耗）工藝技術(shù)。該技術(shù)由賽靈思和臺基電聯(lián)合開發(fā)，有助于推出功率效率和性能相平衡的 FPGA（請參見封面故事輔助信息，《賽靈思中國通訊》第 37 期）。

無需新工具

Madden 指出，SSI 技術(shù)雖然大幅提升了容量，但不會使客戶設(shè)計方法產(chǎn)生巨變。他說：“該架構(gòu)的優(yōu)勢之一在于，我們能明確[器件中不同芯片]每個切片的自然分區(qū)邊緣，就好像我們在單片F(xiàn)PGA 架構(gòu)中采用跡線一樣。這就意味著我們不必大幅改變工具就能支持新的器件。因此，客戶不必對設(shè)計方法或流程做大幅修改?！?/p>

Madden 同時表示客戶將受益于流程新增的平面規(guī)劃工具，因為現(xiàn)在他們能夠使用眾多邏輯單元。

供應(yīng)鏈優(yōu)先

設(shè)計方案本身獨具創(chuàng)新性， 器件推出的最大挑戰(zhàn)之一就在于確保制造、組裝、測試和分銷具有強大的供應(yīng)鏈支持。為了生產(chǎn)最終產(chǎn)品，每個芯片都必須在晶圓級進行全面測試，還要分檔、分類并連接于中介層。整體結(jié)構(gòu)要進行封裝，而且在最終產(chǎn)品發(fā)貨給客戶之前必須進行最終測試以確保可靠連接。

Madden 的工作團隊同臺基電及其他合作伙伴聯(lián)合構(gòu)建了這樣一條供應(yīng)鏈。Madden 表示：“其他公司在代工廠和OSAT[ 外包半導(dǎo)體組裝與測試] 之間還沒有建立供應(yīng)鏈，我們此舉也是業(yè)界首創(chuàng)?！?/p>

Madden 還指出：“這種方法還有一大優(yōu)勢，就是我們能采用與當前器件基本相同的測試方法。目前的測試技術(shù)使我們能生產(chǎn)已知良好的芯片，這對我們非常重要，因為堆疊硅片技術(shù)往往面臨著晶圓級測試的挑戰(zhàn)。”

由于堆疊硅技術(shù)在單 IC 上集成了多個賽靈思 FPGA 芯片，因此從邏輯上說，該架構(gòu)能確保 FPGA 同其他芯片的組合與匹配，從而創(chuàng)建全新的器件，而這正是賽靈思推出超速 Virtex-7 HT 系列的根本所在。該系列產(chǎn)品在 SSI 技術(shù)推出后僅幾個星期就成功問世。

全新系列 Virtex-7 HT 器件正好面向正在開發(fā) 100~400 Gbps 設(shè)備的通信公司。Virtex-7 HT 在單個 IC 上集成了多個包括數(shù)十個 13.1Gbps 收發(fā)器的28nm FPGA 芯片和包含眾多 28Gbps 收發(fā)器的 ASIC 芯片。這樣，最終器件成品就擁有龐大的邏輯單元組合，而且實線了尖端收發(fā)器性能和可靠性。

最大型 Vi r e x - 7 HT 器件包括16 個 GTZ 28 Gbps 收發(fā)器、72個 13.1-Gbps 收發(fā)器以及邏輯單元和存儲器， 收發(fā)器性能和容量都大大超越了同類競爭產(chǎn)品（ 觀看視頻1： user/XilinxInc#p/c/71A9E924ED61 B8F9/1/eTHjt67ViK0 )。

Madden 指出：“我們采用堆疊互聯(lián)技術(shù)為 Virtex-7 器件提供 28G 功能。我們在分立的 ASIC 芯片上提供收發(fā)器可以優(yōu)化 28 Gbps 收發(fā)器性能和電離功能，從而進一步提高可靠性，滿足應(yīng)用對尖端收發(fā)器性能和可靠性的需求?！?/p>

?

?

視頻 1 Howard Johnson 博士介紹帶 28 Gbps 收發(fā)器的Virtex-7 HT。

隨著帶寬需求的爆炸性增長，通信領(lǐng)域正加緊構(gòu)建新網(wǎng)絡(luò)。無線產(chǎn)業(yè)目前積極推出支持 40Gbps 數(shù)據(jù)傳輸速率的設(shè)備，而有線網(wǎng)絡(luò)速度則已接近 100Gbps。FPGA 自誕生以來在各代網(wǎng)絡(luò)設(shè)備發(fā)展中都發(fā)揮了重要作用（請見《賽靈思中國通訊》第 37 期和 32 期的封面報道）。

通信設(shè)備設(shè)計團隊此前一直用FPGA 接收發(fā)送給設(shè)備的多協(xié)議信號，并將信號轉(zhuǎn)換為設(shè)備和網(wǎng)絡(luò)的常用協(xié)議，然后再將數(shù)據(jù)轉(zhuǎn)發(fā)到下一個目的地。各公司此前會在監(jiān)控轉(zhuǎn)換輸入信號的 FPGA 和向下一站轉(zhuǎn)發(fā)信號的 FPGA之間放置一個處理器，但隨著 FPGA 容量的擴大以及功能的增強，單個FPGA就能就能完成接收和發(fā)送工作，同時還能進行信號處理，從而為系統(tǒng)帶來更高的智能和監(jiān)控能力，也降低了材料清單成本，而更重要的是，這還能降低網(wǎng)絡(luò)設(shè)備的用電和制冷成本，確保設(shè)備全天候可靠運行。

在題為《業(yè)界最高帶寬的 FPGA支持全球首款 400G 通信線路卡單片 FPGA 解決方案》的白皮書中，賽靈思的 Greg Lara 概括介紹了可受益于 Virtex-7 HT 器件的幾種通信設(shè)備應(yīng)用（敬請參閱： ）。

Virtex-7 HT FPGA可用于多種應(yīng)用，例如支持OTU-4 （光傳輸單元）轉(zhuǎn)發(fā)器的100Gbps線路卡，也可用于多路轉(zhuǎn)發(fā)器或服務(wù)整合路由器，并在低成本 120Gbps 包處理線路卡中支持較高數(shù)據(jù)處理要求，此外也可用于多個 100G 以太網(wǎng)端口和橋接器以及400Gbps 以太網(wǎng)線路卡。其他潛在的應(yīng)用還包括面向基站和遠程無線電前端的 19.6Gbps CPRI（通用公共無線電接口）以及 100Gbps 和 400Gbps 測試設(shè)備。

抖動和眼圖

用于上述市場應(yīng)用的關(guān)鍵在于確保FPGA收發(fā)器信號的穩(wěn)健性可靠性，能夠抗抖動、干擾以及電源系統(tǒng)噪聲產(chǎn)生的波動等。舉例來說，CEI-28G規(guī)范要求28Gbps網(wǎng)絡(luò)設(shè)備具有極其嚴格的抖動容限。

賽靈思的高級市場營銷經(jīng)理Panch Chandrasekaran指出，信號完整性對28Gbps 工作極為重要。為了滿足嚴格的 CEI-28G抖動容限要求， 賽靈思新型FPGA中的收發(fā)器采用了基于LC諧振回路設(shè)計的鎖相回路 (PLL) 和高級均衡電路來抵消確定性抖動的影響。

Ch a n dr a s e k a r a n指出：“ 就28Gbps的信號速度而言，噪聲隔離是一個非常重要的參數(shù)。由于FPGA架構(gòu)和
收發(fā)器分處于不同的芯片上，因此敏感型28Gbps模擬電路與數(shù)字FPGA電路隔離，相對于單片實現(xiàn)方案而言實現(xiàn)了出色的隔離效果?！保ㄕ堃妶D4a和4b）

?

?

圖4a — 賽靈思28 Gbps收發(fā)器提供了出色的眼開和抖動性能（采用PRBS31數(shù)據(jù)模式）。

?

?

圖4b — 同類競爭產(chǎn)品的28 Gbps信號采用的PRBS7模式簡單得多。該信號噪聲很大，眼開小得多。眼開大小參見相對尺度。

FPGA設(shè)計還包括了最小化信道間歪斜的特性，使器件能支持SFI-S等嚴格的光學(xué)標準。

此外，設(shè)計人員在進行GTZ收發(fā)器設(shè)計時，無需采用外部參考電阻器，從而降低了材料清單成本，簡化了電路板設(shè)計。內(nèi)置的“眼掃描”功能可自動檢測后均衡數(shù)據(jù)眼高和眼寬。工程師可用診斷工具進行工作通道的抖動容限分析，并優(yōu)化收發(fā)器參數(shù)，從而獲得最佳信號完整性，同時避免專業(yè)化設(shè)備的開支成本。