無淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實(shí)現(xiàn)的任何數(shù)字設(shè)計(jì)，為了成功地操作，可靠的時(shí)鐘是非常關(guān)鍵的。設(shè)計(jì)不良的時(shí)鐘在極限的溫度、電壓或制造工藝的偏差情況下將導(dǎo)致錯(cuò)誤的行為，并且調(diào)試?yán)щy、花銷很大。 在設(shè)計(jì)PLD/FPGA時(shí)通常采用幾種時(shí)鐘類型。時(shí)鐘可分為如下四種類型：全局時(shí)鐘、門控時(shí)鐘、多級(jí)邏輯時(shí)鐘和波動(dòng)式時(shí)鐘。多時(shí)鐘系統(tǒng)能夠包括上述四種時(shí)鐘類型的任意組合。

1．全局時(shí)鐘

對(duì)于一個(gè)設(shè)計(jì)項(xiàng)目來說，全局時(shí)鐘(或同步時(shí)鐘)是最簡(jiǎn)單和最可預(yù)測(cè)的時(shí)鐘。在PLD/FPGA設(shè)計(jì)中最好的時(shí)鐘方案是：由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)的單個(gè)主時(shí)鐘去鐘控設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器。只要可能就應(yīng)盡量在設(shè)計(jì)項(xiàng)目中采用全局時(shí)鐘。PLD/FPGA都具有專門的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘提供器件中最短的時(shí)鐘到輸出的延時(shí)。

圖1 示出全局時(shí)鐘的實(shí)例。圖1 定時(shí)波形示出觸發(fā)器的數(shù)據(jù)輸入D[1..3]應(yīng)遵守建立時(shí)間和保持時(shí)間的約束條件。建立和保持時(shí)間的數(shù)值在PLD數(shù)據(jù)手冊(cè)中給出，也可用軟件的定時(shí)分析器計(jì)算出來。如果在應(yīng)用中不能滿足建立和保持時(shí)間的要求，則必須用時(shí)鐘同步輸入信號(hào)(參看下一章“異步輸入”)。

圖1 全局時(shí)鐘

（最好的方法是用全局時(shí)鐘引腳去鐘控PLD內(nèi)的每一個(gè)寄存器，于是數(shù)據(jù)只要遵守相對(duì)時(shí)鐘的建立時(shí)間tsu和保持時(shí)間th）

2．門控時(shí)鐘

在許多應(yīng)用中，整個(gè)設(shè)計(jì)項(xiàng)目都采用外部的全局時(shí)鐘是不可能或不實(shí)際的。PLD具有乘積項(xiàng)邏輯陣列時(shí)鐘（即時(shí)鐘是由邏輯產(chǎn)生的），允許任意函數(shù)單獨(dú)地鐘控各個(gè)觸發(fā)器。然而，當(dāng)你用陣列時(shí)鐘時(shí)，應(yīng)仔細(xì)地分析時(shí)鐘函數(shù)，以避免毛刺。

通常用陣列時(shí)鐘構(gòu)成門控時(shí)鐘。門控時(shí)鐘常常同微處理器接口有關(guān)，用地址線去控制寫脈沖。然而，每當(dāng)用組合函數(shù)鐘控觸發(fā)器時(shí)，通常都存在著門控時(shí)鐘。如果符合下述條件，門控時(shí)鐘可以象全局時(shí)鐘一樣可靠地工作：

1.驅(qū)動(dòng)時(shí)鐘的邏輯必須只包含一個(gè)“與”門或一個(gè)“或”門。如果采用任何附加邏在某些工作狀態(tài)下，會(huì)出現(xiàn)競(jìng)爭(zhēng)產(chǎn)生的毛刺。
2.邏輯門的一個(gè)輸入作為實(shí)際的時(shí)鐘，而該邏輯門的所有其它輸入必須當(dāng)成地址或控制線，它們遵守相對(duì)于時(shí)鐘的建立和保持時(shí)間的約束。

圖2和圖3 是可靠的門控時(shí)鐘的實(shí)例。在 圖2 中，用一個(gè)“與”門產(chǎn)生門控時(shí)鐘，在 圖3 中，用一個(gè)“或”門產(chǎn)生門控時(shí)鐘。在這兩個(gè)實(shí)例中，引腳nWR和nWE考慮為時(shí)鐘引腳，引腳ADD[o．．3]是地址引腳，兩個(gè)觸發(fā)器的數(shù)據(jù)是信號(hào)D[1..n]經(jīng)隨機(jī)邏輯產(chǎn)生的。

圖2 “與”門門控時(shí)鐘

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圖3 “或”門門控時(shí)鐘

圖2和圖3 的波形圖顯示出有關(guān)的建立時(shí)間和保持時(shí)間的要求。這兩個(gè)設(shè)計(jì)項(xiàng)目的地址線必須在時(shí)鐘保持有效的整個(gè)期間內(nèi)保持穩(wěn)定(nWR和nWE是低電平有效)。如果地址線在規(guī)定的時(shí)間內(nèi)未保持穩(wěn)定，則在時(shí)鐘上會(huì)出現(xiàn)毛刺，造成觸發(fā)器發(fā)生錯(cuò)誤的狀態(tài)變化。另一方面，數(shù)據(jù)引腳D[1．．n]只要求在nWR和nWE的有效邊沿處滿足標(biāo)準(zhǔn)的建立和保持時(shí)間的規(guī)定。

我們往往可以將門控時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘以改善設(shè)計(jì)項(xiàng)目的可靠性。圖4 示出如何用全局時(shí)鐘重新設(shè)計(jì) 圖2 的電路。地址線在控制D觸發(fā)器的使能輸入，許多PLD設(shè)計(jì)軟件，如MAX+PLUSII軟件都提供這種帶使能端的D觸發(fā)器。當(dāng)ENA為高電平時(shí)，D輸入端的值被鐘控到觸發(fā)器中：當(dāng)ENA為低電平時(shí)，維持現(xiàn)在的狀態(tài)。

圖4 “與”門門控時(shí)鐘轉(zhuǎn)化成全局時(shí)鐘

圖4 中重新設(shè)計(jì)的電路的定時(shí)波形表明地址線不需要在nWR有效的整個(gè)期間內(nèi)保持穩(wěn)定；而只要求它們和數(shù)據(jù)引腳一樣符合同樣的建立和保持時(shí)間，這樣對(duì)地址線的要求就少很多。

圖5給出一個(gè)不可靠的門控時(shí)鐘的例子。3位同步加法計(jì)數(shù)器的RCO輸出用來鐘控觸發(fā)器。然而，計(jì)數(shù)器給出的多個(gè)輸入起到時(shí)鐘的作用，這違反了可靠門控時(shí)鐘所需的條件之一。在產(chǎn)生RCO信號(hào)的觸發(fā)器中，沒有一個(gè)能考慮為實(shí)際的時(shí)鐘線，這是因?yàn)樗杏|發(fā)器在幾乎相同的時(shí)刻發(fā)生翻轉(zhuǎn)。而我們并不能保證在PLD/FPGA內(nèi)部QA,QB,QC到D觸發(fā)器的布線長(zhǎng)短一致，因此，如 圖5 的時(shí)間波形所示，在器從3計(jì)到4時(shí)，RCO線上會(huì)出現(xiàn)毛刺（假設(shè)QC到D觸發(fā)器的路徑較短，即QC的輸出先翻轉(zhuǎn)）。

圖5 不可靠的門控時(shí)鐘

(定時(shí)波形示出在計(jì)數(shù)器從3到4改變時(shí)，RCO信號(hào)如何出現(xiàn)毛刺的)

圖6 給出一種可靠的全局鐘控的電路，它是圖5不可靠計(jì)數(shù)器電路的改進(jìn)，RCO控制D觸發(fā)器的使能輸入。這個(gè)改進(jìn)不需要增加PLD的邏輯單元。

圖6 不可靠的門控時(shí)鐘轉(zhuǎn)換為全局時(shí)鐘

(這個(gè)電路等效于圖5電路，但卻可靠的多)

3．多級(jí)邏輯時(shí)鐘

當(dāng)產(chǎn)生門控時(shí)鐘的組合邏輯超過一級(jí)(即超過單個(gè)的“與”門或“或”門)時(shí)，證設(shè)計(jì)項(xiàng)目的可靠性變得很困難。即使樣機(jī)或仿真結(jié)果沒有顯示出靜態(tài)險(xiǎn)象，但實(shí)際上仍然可能存在著危險(xiǎn)。通常，我們不應(yīng)該用多級(jí)組合邏輯去鐘控PLD設(shè)計(jì)中的觸發(fā)器。

圖7 給出一個(gè)含有險(xiǎn)象的多級(jí)時(shí)鐘的例子。時(shí)鐘是由SEL引腳控制的多路選擇器輸出的。多路選擇器的輸入是時(shí)鐘(CLK)和該時(shí)鐘的2分頻(DIV2)。由圖7 的定時(shí)波形圖看出，在兩個(gè)時(shí)鐘均為邏輯1的情況下，當(dāng)SEL線的狀態(tài)改變時(shí)，存在靜態(tài)險(xiǎn)象。險(xiǎn)象的程度取決于工作的條件。 多級(jí)邏輯的險(xiǎn)象是可以去除的。例如，你可以插入“冗余邏輯”到設(shè)計(jì)項(xiàng)目中。然而，PLD/FPGA編譯器在邏輯綜合時(shí)會(huì)去掉這些冗余邏輯，使得驗(yàn)證險(xiǎn)象是否真正被去除變得困難了。為此，必須應(yīng)尋求其它方法來實(shí)現(xiàn)電路的功能。

圖7 有靜態(tài)險(xiǎn)象的多級(jí)時(shí)鐘

圖8 給出 圖7 電路的一種單級(jí)時(shí)鐘的替代方案。圖中SEL引腳和DIV2信號(hào)用于使能D觸發(fā)器的使能輸入端，而不是用于該觸發(fā)器的時(shí)鐘引腳。采用這個(gè)電路并不需要附加PLD的邏輯單元，工作卻可靠多了。 不同的系統(tǒng)需要采用不同的方法去除多級(jí)時(shí)鐘，并沒有固定的模式。

圖8 無靜態(tài)險(xiǎn)象的多級(jí)時(shí)鐘

（這個(gè)電路邏輯上等效于圖7，但卻可靠的多）

4．行波時(shí)鐘

另一種流行的時(shí)鐘電路是采用行波時(shí)鐘，即一個(gè)觸發(fā)器的輸出用作另一個(gè)觸發(fā)器的時(shí)鐘輸入。如果仔細(xì)地設(shè)計(jì)，行波時(shí)鐘可以象全局時(shí)鐘一樣地可靠工作。然而，行波時(shí)鐘使得與電路有關(guān)的定時(shí)計(jì)算變得很復(fù)雜。行波時(shí)鐘在行波鏈上各觸發(fā)器的時(shí)鐘之間產(chǎn)生較大的時(shí)間偏移，并且會(huì)超出最壞情況下的建立時(shí)間、保持時(shí)間和電路中時(shí)鐘到輸出的延時(shí)，使系統(tǒng)的實(shí)際速度下降。

用計(jì)數(shù)翻轉(zhuǎn)型觸發(fā)器構(gòu)成異步計(jì)數(shù)器時(shí)常采用行波時(shí)鐘，一個(gè)觸發(fā)器的輸出鐘控下一個(gè)觸發(fā)器的輸入，參看圖9 同步計(jì)數(shù)器通常是代替異步計(jì)數(shù)器的更好方案，這是因?yàn)閮烧咝枰瑯佣嗟暮陠卧接?jì)數(shù)器有較快的時(shí)鐘到輸出的時(shí)間。圖10 給出具有全局時(shí)鐘的同步計(jì)數(shù)器，它和 圖9 功能相同，用了同樣多的邏輯單元實(shí)現(xiàn)，卻有較快的時(shí)鐘到輸出的時(shí)間。幾乎所有PLD開發(fā)軟件都提供多種多樣的同步計(jì)數(shù)器。

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圖9 行波時(shí)鐘

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圖10 行波時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘

(這個(gè)3位計(jì)數(shù)器是圖9異步計(jì)數(shù)器的替代電路，它用了同樣的3個(gè)宏單元，但有更短的時(shí)鐘到輸出的延時(shí))

5. 多時(shí)鐘系統(tǒng)

許多系統(tǒng)要求在同一個(gè)PLD內(nèi)采用多時(shí)鐘。最常見的例子是兩個(gè)異步微處理器器之間的接口，或微處理器和異步通信通道的接口。由于兩個(gè)時(shí)鐘信號(hào)之間要求一定的建立和保持時(shí)間，所以，上述應(yīng)用引進(jìn)了附加的定時(shí)約束條件。它們也會(huì)要求將某些異步信號(hào)同步化。

圖11 給出一個(gè)多時(shí)鐘系統(tǒng)的實(shí)例。CLK_A用以鐘控REG_A，CLK_B用于鐘控REG_B，由于REG_A驅(qū)動(dòng)著進(jìn)入REG_B的組合邏輯，故CLK_A的上升沿相對(duì)于CLK_B的上升沿有建立時(shí)間和保持時(shí)間的要求。由于REG_B不驅(qū)動(dòng)饋到REG_A的邏輯，CLK_B的上升沿相對(duì)于CLK_A沒有建立時(shí)間的要求。此外，由于時(shí)鐘的下降沿不影響觸發(fā)器的狀態(tài)，所以CLK_A和CLK_B的下降沿之間沒有時(shí)間上的要求。， 如圖4，2．II所示，電路中有兩個(gè)獨(dú)立的時(shí)鐘，可是，在它們之間的建立時(shí)間和保持時(shí)間的要求是不能保證的。在這種情況下，必須將電路同步化。圖12 給出REG_A的值(如何在使用前)同CLK_B同步化。新的觸發(fā)器REG_C由GLK_B觸控，保證REG_G的輸出符合REG_B的建立時(shí)間。然而，這個(gè)方法使輸出延時(shí)了一個(gè)時(shí)鐘周期。

圖ll 多時(shí)鐘系統(tǒng)

(定時(shí)波形示出CLK_A的上升沿相對(duì)于CLK_B的上升沿有建立時(shí)間和保持時(shí)間的約束條件)

圖12 具有同步寄存器輸出的多時(shí)鐘系統(tǒng)

(如果CLK_A和CLK_B是相互獨(dú)立的，則REG—A的輸出必須在它饋送到1REG_B之前，用REG_C同步化)

在許多應(yīng)用中只將異步信號(hào)同步化還是不夠的，當(dāng)系統(tǒng)中有兩個(gè)或兩個(gè)以上非同源時(shí)鐘的時(shí)候，數(shù)據(jù)的建立和保持時(shí)間很難得到保證，我們將面臨復(fù)雜的時(shí)間問題。最好的方法是將所有非同源時(shí)鐘同步化。使用PLD內(nèi)部的鎖項(xiàng)環(huán)（PLL或DLL）是一個(gè)效果很好的方法，但不是所有PLD都帶有PLL、DLL，而且?guī)в蠵LL功能的芯片大多價(jià)格昂貴，所以除非有特殊要求，一般場(chǎng)合可以不使用帶PLL的PLD。 這時(shí)我們需要使用帶使能端的D觸發(fā)器，并引入一個(gè)高頻時(shí)鐘。

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圖13 不同源時(shí)鐘

如圖13所示，系統(tǒng)有兩個(gè)不同源時(shí)鐘，一個(gè)為3MHz，一個(gè)為5MHz，不同的觸發(fā)器使用不同的時(shí)鐘。為了系統(tǒng)穩(wěn)定，我們引入一個(gè)20MHz時(shí)鐘，將3M和5M時(shí)鐘同步化，如圖15所示。 20M的高頻時(shí)鐘將作為系統(tǒng)時(shí)鐘，輸入到所有觸發(fā)器的的時(shí)鐘端。3M_EN 和5M_EN將控制所有觸發(fā)器的使能端。即原來接3M時(shí)鐘的觸發(fā)器，接20M時(shí)鐘，同時(shí)3M_EN 將控制該觸發(fā)器使能 ，原接5M時(shí)鐘的觸發(fā)器，也接20M時(shí)鐘，同時(shí)5M_EN 將控制該觸發(fā)器使能。 這樣我們就可以將任何非同源時(shí)鐘同步化。

圖15 同步化任意非同源時(shí)鐘

（一個(gè)DFF和后面非門，與門構(gòu)成時(shí)鐘上升沿檢測(cè)電路）
另外，異步信號(hào)輸入總是無法滿足數(shù)據(jù)的建立保持時(shí)間，容易使系統(tǒng)進(jìn)入亞穩(wěn)態(tài)，所以也建議設(shè)計(jì)者把所有異步輸入都先經(jīng)過雙觸發(fā)器進(jìn)行同步化，詳情可參閱這篇文章：Are Your PLD Metastable?。

小結(jié)：穩(wěn)定可靠的時(shí)鐘是系統(tǒng)穩(wěn)定可靠的重要條件，我們不能夠?qū)⑷魏慰赡芎忻痰妮敵鲎鳛闀r(shí)鐘信號(hào)，并且盡可能只使用一個(gè)全局時(shí)鐘，對(duì)多時(shí)鐘系統(tǒng)要注意同步異步信號(hào)和非同源時(shí)鐘。