IP核（IP Core）
Vivado中有很多IP核可以直接使用，例如數(shù)學(xué)運(yùn)算（乘法器、除法器、浮點(diǎn)運(yùn)算器等）、信號(hào)處理（FFT、DFT、DDS等）。IP核類似編程中的函數(shù)庫(kù)（例如C語(yǔ)言中的printf()函數(shù)），可以直接調(diào)用，非常方便，大大加快了開(kāi)發(fā)速度。

使用Verilog調(diào)用IP核
這里簡(jiǎn)單舉一個(gè)乘法器的IP核使用實(shí)例，使用Verilog調(diào)用。首先新建工程，新建demo.v頂層模塊。

添加IP核

點(diǎn)擊Flow Navigator中的IP Catalog。

選擇Math Functions下的Multiplier，即乘法器，并雙擊。

將彈出IP核的參數(shù)設(shè)置對(duì)話框。點(diǎn)擊左上角的Documentation，可以打開(kāi)這個(gè)IP核的使用手冊(cè)查閱。這里直接設(shè)置輸入信號(hào)A和B均為4位無(wú)符號(hào)型數(shù)據(jù)，其他均為默認(rèn)值，點(diǎn)擊OK。

稍后彈出的窗口，點(diǎn)擊Generate。

調(diào)用IP核

選擇IP Sources，展開(kāi)并選擇mult_gen_0 - Instantiation Template - mult_gen_0.veo，可以打開(kāi)實(shí)例化模板文件。如圖，這段代碼就是使用Verilog調(diào)用這個(gè)IP核的示例代碼。

將示例代碼復(fù)制到demo.v文件中，并進(jìn)行修改，最終如下。代碼中聲明了無(wú)符號(hào)型的4位變量a和b，分別賦初值7、8，作為乘數(shù)使用；無(wú)符號(hào)型的8位變量p，用于保存計(jì)算結(jié)果。clk為T(mén)estbench編寫(xiě)的周期20ns的時(shí)鐘信號(hào)；mult_gen_0 mul(...)語(yǔ)句實(shí)例化了mult_gen_0類型的模塊對(duì)象mul，并將clk、a、b、p作為參數(shù)傳入。
module demo(
);
reg clk = 0;
always #10 clk = ~clk;
wire [3:0] a = 7;
wire [3:0] b = 8;
wire [7:0] p;
mult_gen_0 mul (
.CLK(clk), // input wire CLK
.A(a), // input wire [3 : 0] A
.B(b), // input wire [3 : 0] B
.P(p) // output wire [7 : 0] P
);
endmodule

行為仿真驗(yàn)證

以demo為頂層模塊，啟動(dòng)行為仿真，即可輸出波形。設(shè)置a、b、p顯示為無(wú)符號(hào)十進(jìn)制（右擊選擇Radix - Unsigned Decimal）。如圖，可以看到a=7, b=8，第一個(gè)時(shí)鐘上升沿后p = a * b = 56。

框圖（Block Design）中調(diào)用IP核
這里舉一個(gè)簡(jiǎn)單的例子，通過(guò)調(diào)用乘法器IP核，產(chǎn)生一個(gè)能計(jì)算平方的新模塊。

創(chuàng)建框圖設(shè)計(jì)文件

選擇Flow Navigator中的Create Block Design，創(chuàng)建一個(gè)框圖設(shè)計(jì)文件。

輸入文件名并點(diǎn)擊OK。

添加IP核

在框圖空白處右擊，選擇Add IP。

可以直接搜索需要的IP核，雙擊確認(rèn)。

IP核即可被添加進(jìn)來(lái)，可以用導(dǎo)線將其與其他器件連接。

雙擊這個(gè)IP核符號(hào)，可以打開(kāi)參數(shù)設(shè)置對(duì)話框。點(diǎn)擊左上方的Documentation可以查看IP核的手冊(cè)。這里將輸入的A、B均設(shè)置為4為無(wú)符號(hào)型，其他為默認(rèn)值，點(diǎn)擊OK確認(rèn)。

繪制電路

右擊Diagram窗口空白處，選擇Create Port。

彈出窗口中，設(shè)置端口a為4位輸入信號(hào)，并點(diǎn)擊OK。

將a與A、B都連接起來(lái)。

同樣的方法，添加一個(gè)8位輸出端口p，與P連接。

再添加一個(gè)clk時(shí)鐘輸入端口，與CLK連接。

最終結(jié)果如圖。

仿真測(cè)試

右擊框圖設(shè)計(jì)文件design_1，選擇Create HDL Wrapper。

選擇第二項(xiàng)并點(diǎn)擊OK。