若要說2018以及未來五年最受矚目的半導(dǎo)體制程技術(shù)，除了即將量產(chǎn)的7奈米FinFET尖端制程，以及預(yù)計將全面導(dǎo)入極紫外光（EUV）微影技術(shù)的5奈米制程節(jié)點，各家晶圓代工業(yè)者著眼于應(yīng)用廣泛、無所不包的物聯(lián)網(wǎng)（IoT） 市場對低功耗、低成本組件需求而推出的各種中低階制程技術(shù)選項，也是產(chǎn)業(yè)界的關(guān)注焦點。

例如晶圓代工龍頭臺積電（TSMC）的16與12奈米FFC （FinFET Compact Technology）、22奈米超低功耗（ULP）、28奈米HPC/HPC+，以及40奈米ULP、55奈米ULP與低功耗（LP） 等邏輯制程，還有英特爾（Intel）的22奈米低功耗FinFET （22FFL）制程、GlobalFoundries的28奈米HPP （High Performance Plus）/SLP （Super Low Power）、 22FDX制程，以及三星電子（Samsung）的28奈米FDSOI、LPP、LPH.。。 等等，都是適合廣泛物聯(lián)網(wǎng)應(yīng)用市場需求特性的解決方案。

其中GlobalFoundries的FDX系列制程與Samsung的FD-SOI制程，與其他競爭方案之間的最大差異，就在于采用了無論是英文或中文讀來都十分拗口的「全空乏絕緣上覆硅」（Fully Depleted Silicon On Insulator，F(xiàn)D-SOI）技術(shù)；該技術(shù)早在2011年就由SOI產(chǎn)業(yè)聯(lián)盟（SOI Industry Consortium）、意法半導(dǎo)體（ST）以及其研發(fā)伙伴IBM、GlobalFoundries、 三星等率先在業(yè)界推廣，號稱在28奈米與20 （22）奈米節(jié)點能達到由英特爾、臺積電等支持的新一代FinFET制程相當?shù)男阅?，但成本與風險更低。

FD-SOI技術(shù)優(yōu)勢何在？

不同于FinFET制程采用的3D晶體管結(jié)構(gòu)，F(xiàn)D-SOI為平面制程；根據(jù)ST官網(wǎng)上的技術(shù)數(shù)據(jù)，F(xiàn)D-SOI有兩大主要創(chuàng)新：首先是采用了埋入氧化物（buried oxide，BOX）超薄絕緣層，放置于硅基板之上 ；接著將超薄的硅薄膜布署于晶體管信道，因為其超薄厚度，信道不需要摻雜（dope），使晶體管能達到完全空乏。 以上兩種創(chuàng)新技術(shù)的結(jié)合全名為「超薄基體埋入氧化層全空乏絕緣上覆硅」（ultra-thin body and buried oxide FD-SOI，UTBB-FD-SOI）。

ST表示，與傳統(tǒng)的塊狀硅技術(shù)相較，F(xiàn)D-SOI能提供更好的晶體管靜電特性，而埋入氧化層能降低源極（source）與汲極（drain）之間的寄生電容；此外該技術(shù)能有效限制源極與汲極之間的電子流動， 大幅降低影響組件性能的泄漏電流（圖1）。 除了透過閘極，F(xiàn)D-SOI也能藉由極化（polarizing）組件底層基板來控制晶體管行為，類似于塊狀硅技術(shù)亦可實現(xiàn)的基體偏壓（body bias）。

圖1：塊狀硅制程與FD-SOI制程晶體管結(jié)構(gòu)比較（來源：STMicroelectronics）

不過塊狀硅技術(shù)的基體偏壓非常有限，因為寄生漏電流以及晶體管幾何尺寸縮減之后晶體管效率降低；而FD-SOI因為晶體管結(jié)構(gòu)以及超薄絕緣層，偏壓效率會更好。 此外，埋入氧化層也能實現(xiàn)更高的基體偏壓，達到對晶體管突破性的動態(tài)控制──當基板的極化為正向，也就是順向基體偏壓（FBB），晶體管切換速度能加快，并因此能優(yōu)化組件性能與功耗。

根據(jù)ST的說法，F(xiàn)D-SOI能輕易實現(xiàn)FBB并在晶體管運作期間進行動態(tài)調(diào)節(jié)，為設(shè)計工程師提供高度彈性，特別是對省電性能與速度有高度要求、性能并非關(guān)鍵的組件，因此是物聯(lián)網(wǎng)或可攜式/穿戴式消費性電子裝置應(yīng)用的理想解決方案。

市場研究機構(gòu)International Business Strategies （IBS）執(zhí)行長Handel Jones在2014年發(fā)表的一份報告中寫道：「同樣是100mm見方大小的芯片， 采用28奈米FD-SOI制程的成本比塊狀CMOS制程低3%，在20奈米節(jié)點則可以進一步低30%；這是因為帶來更高參數(shù)良率的同時，晶圓成本也更低；」此外FD-SOI制程裸晶的復(fù)雜度與塊狀CMOS制程比較，低了10%~12%。

Jones進一步表示：「更小的裸晶面積與更高的參數(shù)良率之結(jié)合，F(xiàn)D-SOI制程在20奈米節(jié)點的產(chǎn)品成本優(yōu)勢會比塊狀CMOS制程多20%；在28奈米節(jié)點，F(xiàn)D-SOI的性能則比20奈米塊狀CMOS高出15%。 」他并指出：「FD-SOI制程在高/低Vdd方面能提供比塊狀CMOS制程更高的能源效率等級（energy efficiency levels）；FD-SOI在位單元（bit cells）上的電源效率也高出塊狀CMOS， 這是因為較低的泄漏電流以及對α粒子更好的免疫力。 」