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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>FPGA/CPLD數(shù)字電路設(shè)計經(jīng)驗分享

      FPGA/CPLD數(shù)字電路設(shè)計經(jīng)驗分享

      2010-08-13 | rar | 1137 | 次下載 | 10積分

      資料介紹

      摘要：在數(shù)字電路的設(shè)計中，時序設(shè)計是一個系統(tǒng)性能的主要標志，在高層次設(shè)計方法中，對時序控制的抽象度也相應(yīng)提高，因此在設(shè)計中較難把握，但在理解RTL電路時序模型的基礎(chǔ)上，采用合理的設(shè)計方法在設(shè)計復(fù)雜數(shù)字系統(tǒng)是行之有效的，通過許多設(shè)計實例證明采用這種方式可以使電路的后仿真通過率大大提高，并且系統(tǒng)的工作頻率可以達到一個較高水平。
      關(guān)鍵詞：FPGA 數(shù)字電路 時序 時延路徑 建立時間 保持時間

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