2 FPGA/CPLD中的一些設(shè)計方法

2.1 FPGA設(shè)計中的同步設(shè)計

異步設(shè)計不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時間的要求。因此，異步輸入常常會把錯誤的數(shù)據(jù)鎖存到觸發(fā)器，或者使觸發(fā)器進入亞穩(wěn)定的狀態(tài),在該狀態(tài)下，觸發(fā)器的輸出不能識別為l或0。如果沒有正確地處理，亞穩(wěn)性會導(dǎo)致嚴重的系統(tǒng)可靠性問題。

另外，在FPGA的內(nèi)部資源里最重要的一部分就是其時鐘資源（全局時鐘網(wǎng)絡(luò)），它一般是經(jīng)過FPGA的特定全局時鐘管腳進入FPGA內(nèi)部，后經(jīng)過全局時鐘BUF適配到全局時鐘網(wǎng)絡(luò)的，這樣的時鐘網(wǎng)絡(luò)可以保證相同的時鐘沿到達芯片內(nèi)部每一個觸發(fā)器的延遲時間差異是可以忽略不計的。

在FPGA中上述的全局時鐘網(wǎng)絡(luò)被稱為時鐘樹，無論是專業(yè)的第三方工具還是器件廠商提供的布局布線器在延時參數(shù)提取、分析的時候都是依據(jù)全局時鐘網(wǎng)絡(luò)作為計算的基準的。如果一個設(shè)計沒有使用時鐘樹提供的時鐘，那么這些設(shè)計工具有的會拒絕做延時分析有的延時數(shù)據(jù)將是不可靠的。

在我們?nèi)粘５脑O(shè)計中很多情形下會用到需要分頻的情形，好多人的做法是先用高頻時鐘計數(shù)，然后使用計數(shù)器的某一位輸出作為工作時鐘進行其他的邏輯設(shè)計。其實這樣的方法是不規(guī)范的。比如下面的描述方法：

process
begin
wait until clk’event and clk=’1’;
if fck=’1’ then
count<=(others=>’0’);
else
count<=count+1;
end if;
end process;
process
begin
wait until count(2)’event and count(2)=’1’ ;
shift_reg<=data;
end process;

在上述的第一個process電路描述中，首先計數(shù)器的輸出結(jié)果（count(2)）相對于全局時鐘clk已經(jīng)產(chǎn)生了一定的延時（延時的大小取決于計數(shù)器的位數(shù)和所選擇使用的器件工藝）；而在第二個process中使用計數(shù)器的bit2作為時鐘，那么shift_reg相對于全局clk的延時將變得不好控制。布局布線器最終給出的時間分析也是不可靠的。這樣產(chǎn)生的結(jié)果波形仿真如下圖所示：

正確的做法可以將第二個process這樣來寫。

process
begin
wait until clk’event and clk=’1’ ;
if count(2 downto 0)=”000” then
shift_reg<=data;
end if;
end process;

或者分成兩步來寫：

process(count)
begin
if count(2 downto 0)=”000” then
en<=’1’;
else
en<=’0’;
end if;
end process;
process
begin
wait until clk’event and clk=’1’ ;
if en=’1’ then
shift_reg<=data;
end if;
end process;

這樣做是相當于產(chǎn)生了一個8分頻的使能信號，在使能信號有效的時候?qū)ata數(shù)據(jù)采樣到shift_reg寄存器中。但此種情形下shift_reg的延時是相對于全局時鐘clk的。下面的圖形更能看得清楚。

上圖中波形的局部放大

2.2 FPGA設(shè)計中的延時電路的產(chǎn)生：

在日常的電路設(shè)計中，有時候我們需要對信號進行延時處理來適應(yīng)對外接口的時序關(guān)系，最經(jīng)常也是最典型的情況是做處理機的接口；因為與處理的接口時序關(guān)系是異步的，而一個規(guī)范的FPGA設(shè)計應(yīng)該是盡可能采用同步設(shè)計。那么遇到這種情況該如何處理呢？

首先在FPGA中要產(chǎn)生延時，信號必須經(jīng)過一定的物理資源。在硬件描述語言中有關(guān)鍵詞Wait for xx ns，需要說明的是該語法是僅僅用于仿真而不能用于綜合的，可綜合的延時方法有：

使信號經(jīng)過邏輯門得到延時（如非門）

使用器件提供的延時單元（如Xilinx公司的）；

注意：當使用多級非門的時候綜合器往往會將其優(yōu)化掉，因為綜合器會認為一個信號非兩次還是它自己。

需要說明的是在FPGA/CPLD內(nèi)部結(jié)構(gòu)是一種標準的宏單元，下圖是Xilinx公司的Spartans II系列器件的一個標準宏單元。雖然不同的廠家的芯片宏單元的結(jié)構(gòu)不同，但概括而言都是由一些組合邏輯外加一或二個觸發(fā)器而構(gòu)成。在實際應(yīng)用中，當一個模塊內(nèi)的組合邏輯被使用了那么與其對應(yīng)的觸發(fā)器也就不能用了；同樣如果觸發(fā)器單元被用了那么組合邏輯單元也就廢了。這就是有時候（特別是使用CPLD）雖然設(shè)計使用的資源并不多但布局布線器卻報告資源不夠使用的原因。