基于FPGA 在高速數(shù)據(jù)采集方面有單片機(jī)和DSP 無法比擬的優(yōu)勢， FPGA 具有時鐘頻率高，內(nèi)部延時小， 全部控制邏輯由硬件完成， 速度快，效率高，組成形式靈活等特點。因此，本文研究并開發(fā)了一個基于FPGA 的數(shù)據(jù)采集系統(tǒng)。FPGA 的IO 口可以自由定義，沒有固定總線限制更加靈活變通。本文中所提出的數(shù)據(jù)采集系統(tǒng)設(shè)計方案，就是利用FPGA 作為整個數(shù)據(jù)采集系統(tǒng)的核心來對系統(tǒng)時序和各邏輯模塊進(jìn)行控制。依靠FPGA 強大的功能基礎(chǔ)，以FPGA 作為橋梁合理的連接了ADC、顯示器件以及其他外圍電路，最終實現(xiàn)了課題的要求，達(dá)到了數(shù)據(jù)采集的目的。

　　傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)，通常采用單片機(jī)或DSP作為主要控制模塊，控制ADC，存儲器和其他外圍電路的工作。隨著數(shù)據(jù)采集對速度性能的要求越來越高， 傳統(tǒng)采集系統(tǒng)的弊端就越來越明顯。單片機(jī)的時鐘頻率較低且需用軟件實現(xiàn)數(shù)據(jù)采集， 這使得采集速度和效率降低，此外軟件運行時間在整個采樣時間中也占很大比例，而FPGA 有單片機(jī)無法比擬的優(yōu)勢。FPGA 時鐘頻率高內(nèi)部時延小， 全部控制邏輯由硬件完成， 速度快，效率高。數(shù)字信號處理是以數(shù)字形式對信號進(jìn)行采集， 變換，濾波估值，增強，壓縮，識別等處理，從而得到符合需要的信號形式。而信號的處理目前有兩種方式：使用信號處理器DSP 通過軟件編程實現(xiàn)；應(yīng)用FPGA 實現(xiàn)。利用軟件編程雖然有很大的靈活性，但DSP 所有指令的執(zhí)行時間均為單周期， 而且受到串行指令流的限制每個時鐘周期所有的操作數(shù)有限難以實現(xiàn)高速大規(guī)模運算?，F(xiàn)在大容量，高速度的FPGA 采用硬件描述語言VHDL 實現(xiàn)整個系統(tǒng)，允許設(shè)計人員利用并行處理技術(shù)實現(xiàn)高速信號處理算法并只需單個處理器就能通過模塊化設(shè)計實現(xiàn)所期望的性能， 很好的解決了上述矛盾。趨勢：隨著便攜式設(shè)備需求的增長，對FPGA 的低壓，低功耗的要求日益迫切，芯片向大規(guī)模系統(tǒng)芯片靠近，力求在大規(guī)模應(yīng)用中取代ASIC，位增強市場競爭力，各大廠商都在積極推廣其知識產(chǎn)權(quán)和核心庫，動態(tài)課重構(gòu)技術(shù)的發(fā)展將帶來系統(tǒng)設(shè)計方法的轉(zhuǎn)變。

　　A/D 轉(zhuǎn)換器是用來通過一定的電路將模擬量轉(zhuǎn)變?yōu)閿?shù)字量。

　　模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號。但在A/D 轉(zhuǎn)換前，輸入到A/D 轉(zhuǎn)換器的輸入信號必須經(jīng)各種傳感器把各種物理量轉(zhuǎn)換成電壓信號。

　　A/D 轉(zhuǎn)換器的工作原理：逐次逼近法，雙積分法，電壓頻率轉(zhuǎn)換法。

　　A/D 轉(zhuǎn)換四步驟：采樣、保持、量化、編碼。