Vivado HDL編寫示例

Vivado 軟件提供了HDL編寫中常用的示例，旨在幫助初學者更好地理解和掌握HDL編程，這里分享一下verilog代碼示例。

2023-05-16 標簽：寄存器HDL鎖存器 1357 0

FPGA設計與DSP有何不同

FPGA側(cè)重于設計具有某個功能的硬件電路，內(nèi)部資源是VersaTiles（Actel FPGA）之類的微小單元，F(xiàn)PGA的內(nèi)部單元初始在編程前都是使用的...

2023-03-21 標簽：dspfpgaHDL 1340 0

利用同步fifo實現(xiàn)對輸入序列的檢測

今天繼續(xù)為大家解析聯(lián)發(fā)科技數(shù)字IC設計崗的筆試題。

2022-09-14 標簽：fifoVerilogHDL 1340 0

基于RR的多路分發(fā)調(diào)用

在SpinalHDL代碼中,StreamArbiter提供了完善的多入一出的調(diào)度機制。里面可能應用的較多的是Round Robin調(diào)度。

2023-04-15 標簽：HDLFIFO存儲 1331 0

通用HDL的技術特性

各種硬件描述語言 (HDL) 在過去幾年中不斷增強，確定哪種語言適合哪種設計的復雜性也隨之增加。許多設計人員和組織正在考慮是否應該從一種 HDL 切換到...

2022-11-02 標簽：硬件HDL仿真控制 1319 0

FPGA設計總結(jié)十五條

Verilog作為一種HDL語言，對系統(tǒng)行為的建模方式是分層次的。比較重要的層次有系統(tǒng)級（system）、算法級（Algorithm）、寄存器傳輸級（R...

2023-03-06 標簽：fpgaVerilogHDL 1254 0

在SpinalHDL中如何將ROM的初始化放置在RTL文件中？

在默認情況下，SpinalHDL在生成代碼時會同時生成一個bin文件及一個RTL代碼文件。在RTL代碼中，會通過readmemb函數(shù)來載入初始化內(nèi)容

2023-04-01 標簽：ROMHDLRTL 1253 0

簡談FPGA引腳信號分配的幾個原則

現(xiàn)在的FPGA正變得越來越復雜，向引腳分配信號的任務曾經(jīng)很簡單，現(xiàn)在也變得相當繁復。下面這些用于向多用途引腳指配信號的指導方針有助于設計師根據(jù)最多到最少...

2023-05-04 標簽：fpga信號HDL 1246 0

Verilog HDL之步進電機驅(qū)動控制

步進電機的用途還是非常廣泛的，目前打印機，繪圖儀，機器人等等設備都以步進電機為動力核心。那么，下面我們就了解下什么是步進電機，它是怎么控制的。

2023-03-17 標簽：電動機步進電機Verilog 1242 0

Verilog HDL指定用戶定義原語UDP的能力

在前一章中，我們介紹了Verilog HDL提供的內(nèi)置基本門。本章講述Verilog HDL指定用戶定義原語U D P的能力。

2022-08-08 標簽：VerilogHDLUDP 1239 0

HDL開發(fā)的10大規(guī)則是什么

編寫良好的、可移植的、可重用的 HDL 代碼，使設計能夠以所需的頻率實現(xiàn)，這絕對是一個挑戰(zhàn)。

2022-09-29 標簽：fpgaHDL狀態(tài)機 1190 0

決策語句允許程序塊的執(zhí)行流程

SystemVerilog case語句與C switch語句類似，但有重要區(qū)別。SystemVerilog不能使用break語句（C使用break從s...

2022-10-27 標簽：硬件HDL編碼 1177 0