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標(biāo)簽 > RTL
RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫(xiě)，也叫暫存器轉(zhuǎn)移層次。
在集成電路設(shè)計(jì)中， register-transfer level（RTL）是用于描述同步數(shù)字電路操作的抽象級(jí)。
在RTL級(jí)，IC是由一組寄存器以及寄存器之間的邏輯操作構(gòu)成。之所以如此，是因?yàn)榻^大多數(shù)的電路可以被看成由寄存器來(lái)存儲(chǔ)二進(jìn)制數(shù)據(jù)、由寄存器之間的邏輯操作來(lái)完成數(shù)據(jù)的處理，數(shù)據(jù)處理的流程由時(shí)序狀態(tài)機(jī)來(lái)控制，這些處理和控制可以用硬件描述語(yǔ)言來(lái)描述。
RTL級(jí)和門(mén)級(jí)簡(jiǎn)單的區(qū)別在于，RTL是用硬件描述語(yǔ)言（Verilog 或VHDL）描述理想達(dá)到的功能，門(mén)級(jí)則是用具體的邏輯單元（依賴(lài)廠家的庫(kù)）來(lái)實(shí)現(xiàn)你的功能，門(mén)級(jí)最終可以在半導(dǎo)體廠加工成實(shí)際的硬件，一句話，RTL和門(mén)級(jí)是設(shè)計(jì)實(shí)現(xiàn)上的不同階段，RTL經(jīng)過(guò)邏輯綜合后，就得到門(mén)級(jí)。
RTL描述是可以表示為一個(gè)有限狀態(tài)機(jī)，或是一個(gè)可以在一個(gè)預(yù)定的時(shí)鐘周期邊界上進(jìn)行寄存器傳輸?shù)母话愕臅r(shí)序狀態(tài)機(jī)，通常VHDL/verilog兩種語(yǔ)言進(jìn)行描述。
RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫(xiě)，也叫暫存器轉(zhuǎn)移層次。
寄存器傳輸級(jí)
在集成電路設(shè)計(jì)中， register-transfer level（RTL）是用于描述同步數(shù)字電路操作的抽象級(jí)。
在RTL級(jí)，IC是由一組寄存器以及寄存器之間的邏輯操作構(gòu)成。之所以如此，是因?yàn)榻^大多數(shù)的電路可以被看成由寄存器來(lái)存儲(chǔ)二進(jìn)制數(shù)據(jù)、由寄存器之間的邏輯操作來(lái)完成數(shù)據(jù)的處理，數(shù)據(jù)處理的流程由時(shí)序狀態(tài)機(jī)來(lái)控制，這些處理和控制可以用硬件描述語(yǔ)言來(lái)描述。
RTL級(jí)和門(mén)級(jí)簡(jiǎn)單的區(qū)別在于，RTL是用硬件描述語(yǔ)言（Verilog 或VHDL）描述理想達(dá)到的功能，門(mén)級(jí)則是用具體的邏輯單元（依賴(lài)廠家的庫(kù)）來(lái)實(shí)現(xiàn)你的功能，門(mén)級(jí)最終可以在半導(dǎo)體廠加工成實(shí)際的硬件，一句話，RTL和門(mén)級(jí)是設(shè)計(jì)實(shí)現(xiàn)上的不同階段，RTL經(jīng)過(guò)邏輯綜合后，就得到門(mén)級(jí)。
RTL描述是可以表示為一個(gè)有限狀態(tài)機(jī)，或是一個(gè)可以在一個(gè)預(yù)定的時(shí)鐘周期邊界上進(jìn)行寄存器傳輸?shù)母话愕臅r(shí)序狀態(tài)機(jī)，通常VHDL/verilog兩種語(yǔ)言進(jìn)行描述。
RTL電路是最早研制成功的一種有實(shí)用價(jià)值的集成電路。有N 個(gè)門(mén)的輸入端并接在DCTL電路輸出端，因?yàn)镈CTL電路輸出端門(mén)的晶體管基極導(dǎo)通電壓，電流曲線并不能完全一致，并聯(lián)在一起，輸入電流易出現(xiàn)分配不均勻的現(xiàn)象。輸入電流小的負(fù)載門(mén)可能得不到足夠的基極驅(qū)動(dòng)電流，達(dá)不到飽和，從而輸出端可能從應(yīng)有的“0”態(tài)改變到“1”狀態(tài)，使系統(tǒng)出現(xiàn)差錯(cuò)。負(fù)載輸入端并接越多，產(chǎn)生電流分配不勻的可能性越大。這種現(xiàn)象叫作“搶電流”。RTL電路是每一輸入級(jí)基極串接一個(gè)電阻，旨在得到改善和補(bǔ)償，使基極輸入電流 Ib對(duì)基極-發(fā)射極V公式 符號(hào)-Ib特性的依賴(lài)性小一些。根據(jù) Rb的阻值即可確定RTL電路的最大負(fù)載門(mén)數(shù)。
RTL電路結(jié)構(gòu)簡(jiǎn)單，元件少。RTL電路的嚴(yán)重缺點(diǎn)是基極回路有電阻存在，從而限制了電路的開(kāi)關(guān)速度，抗干擾性能也差，使用時(shí)負(fù)載又不能過(guò)多。RTL電路是一種飽和型電路，只適用于低速線路，實(shí)際上已被淘汰。為了改善RTL邏輯電路的開(kāi)關(guān)速度，在基極電阻上再并接一個(gè)電容，就構(gòu)成了電阻-電容-晶體管邏輯電路（RCTL）。有了電容，不僅可以加快開(kāi)關(guān)速度，而且還可以加大基極電阻，從而減小電路功耗。但是，大數(shù)值電阻和電容在集成電路制造工藝上要占去較大的芯片面積，而且取得同樣容差值的設(shè)計(jì)也比較困難。因此，RCTL電路實(shí)際上也沒(méi)有得到發(fā)展。
行為級(jí)和RTL級(jí)的區(qū)別
RTL級(jí)，registertransferlevel，指的是用寄存器這一級(jí)別的描述方式來(lái)描述電路的數(shù)據(jù)流方式；而B(niǎo)ehavior級(jí)指的是僅僅描述電路的功能而可以采用任何verilog語(yǔ)法的描述方式。鑒于這個(gè)區(qū)別，RTL級(jí)描述的目標(biāo)就是可綜合，而行為級(jí)描述的目標(biāo)就是實(shí)現(xiàn)特定的功能而沒(méi)有可綜合（可實(shí)現(xiàn)）的限制。
行為級(jí)是RTL的上一層，行為級(jí)是最符合人類(lèi)邏輯思維方式的描述角度，一般基于算法，用C/C++來(lái)描述。從行為級(jí)到RTL級(jí)的轉(zhuǎn)換，一般都是由IC設(shè)計(jì)人員手工翻譯。
這個(gè)過(guò)程繁瑣，工作量很大，特別是隨著數(shù)字系統(tǒng)的復(fù)雜性提升，這樣的純手工“翻譯”過(guò)程容易出錯(cuò)，且使得開(kāi)發(fā)周期變長(zhǎng)。一批高級(jí)綜合工具應(yīng)運(yùn)而生。如Menter Graphics的高層次綜合工具Catapult C Synthesis。能夠?qū)?shù)字系統(tǒng)的行為級(jí)描述映射為RTL設(shè)計(jì)，并滿(mǎn)足給定的目標(biāo)限制。從層次由上到下，數(shù)字系統(tǒng)的設(shè)計(jì)過(guò)程為：
Idea-》行為級(jí)描述-》rtl描述-》門(mén)級(jí)網(wǎng)標(biāo)-》物理版圖
行為級(jí)的描述更多的是采取直接賦值的形式，只能看出結(jié)果，看不出數(shù)據(jù)流的實(shí)際處理過(guò)程。其中又大量采用算術(shù)運(yùn)算，延遲等一些無(wú)法綜合的語(yǔ)句。常常只用于驗(yàn)證仿真。
RTL級(jí)的描述就會(huì)更詳細(xì)一些，并且從寄存器的角度，把數(shù)據(jù)的處理過(guò)程表達(dá)出來(lái)?？梢匀菀椎乇痪C合工具綜合成電路的形式。
行為級(jí)描述可是說(shuō)是RTL的上層描述，比RTL更抽象。行為描述不關(guān)心電路的具體結(jié)構(gòu)，只關(guān)注算法。
有行為綜合工具，可以直接將行為級(jí)的描述綜合為RTL級(jí)的，比如Behavioral Compiler。
在硬件設(shè)計(jì)中有一句著名的話：thinking of hardware。RTL在很大程度上是對(duì)流水線原理圖的描述。哪里是組合邏輯，哪里是寄存器，設(shè)計(jì)者應(yīng)該了然于胸。組合邏輯到底如何實(shí)現(xiàn)，取決于綜合器和限制條件。
rtl級(jí)可以理解為，可以直接給綜合工具生成你要的網(wǎng)表的代碼，而行為級(jí)則不行。比如real（浮點(diǎn)實(shí)數(shù)？）可以用于行為級(jí)，而不能用于rtl級(jí)！
Behavior is for testbench for modelling.
RTL is for synthesis
語(yǔ)法塊如果可以被綜合到gate level，就是RTL的。否則就是behavior level的。
同樣是for語(yǔ)句，如果循環(huán)條件是常數(shù)，就是RTL的，如果是變量，就是behavior的。
RTL級(jí)描述數(shù)據(jù)在寄存器層次的流動(dòng)模型。
always屬于行為級(jí)模型，是最基本的行為模型，是可以綜合的。
綜合與RTL或者行為級(jí)沒(méi)有必然聯(lián)系，雖然大多數(shù)行為模型不能綜合
從網(wǎng)上copy
目的區(qū)別：
行為級(jí)描述目的是加快仿真速度，做法是盡量減少一個(gè)always塊中要執(zhí)行的語(yǔ)句數(shù)量，其結(jié)果不是為了綜合，只關(guān)注算法。有行為綜合工具，可以直接將行為級(jí)的描述綜合為RTL級(jí)的，比如Behavioral Compiler。
形式區(qū)別：
RTL級(jí)描述是為了綜合工具能夠正確的識(shí)別而編寫(xiě)的代碼，verilog中有一個(gè)可綜合的子集，不同的綜合工具支持的也有所不同，RTL級(jí)的描述就會(huì)更詳細(xì)一些，并且從寄存器的角度，把數(shù)據(jù)的處理過(guò)程表達(dá)出來(lái)。可以容易地被綜合工具綜合成電路的形式。可以采用任何verilog語(yǔ)法的描述方式。鑒于這個(gè)區(qū)別，RTL級(jí)描述的目標(biāo)就是可綜合，
行為級(jí)的描述更多的是采取直接賦值的形式，只能看出結(jié)果，看不出數(shù)據(jù)流的實(shí)際處理過(guò)程。其中又大量采用算術(shù)運(yùn)算，延遲等一些無(wú)法綜合的語(yǔ)句。常常只用于驗(yàn)證仿真。
電路區(qū)別：
RTL級(jí)，register transfer level，指的是用寄存器這一級(jí)別的描述方式來(lái)描述電路的數(shù)據(jù)流方式；RTL在很大程度上是對(duì)流水線原理圖的描述。哪里是組合邏輯，哪里是寄存器，設(shè)計(jì)者應(yīng)該了然于胸。組合邏輯到底如何實(shí)現(xiàn)，取決于綜合器和限制條件。RTL是晶體管傳輸級(jí)，描述硬件的相互聯(lián)接關(guān)系，一般都可以綜合；
而B(niǎo)ehavior級(jí)指的是僅僅描述電路的功能而在硬件設(shè)計(jì)中有一句著名的話：thinking of hardware。簡(jiǎn)單說(shuō)，rtl就是用寄存器和組合邏輯組成，不能再用其他construct；behavior就是指定輸入和輸出之間的關(guān)系。
混亂點(diǎn)：有時(shí)感覺(jué)RTL級(jí)是行為級(jí)與數(shù)據(jù)流級(jí)的混合應(yīng)用。
樂(lè)點(diǎn)：同樣是for語(yǔ)句，如果循環(huán)條件是常數(shù)，就是RTL的，如果是變量，就是behavior的。
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FPGA其實(shí)很簡(jiǎn)單？看完這篇文章你就明白了
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