FPGA Verilog實(shí)現(xiàn)4位數(shù)碼管動(dòng)態(tài)顯示

Verilog HDL是一種硬件描述語(yǔ)言，以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完...

2019-12-23 標(biāo)簽：fpgaverilog數(shù)碼管 1.3萬(wàn) 0

Verilog的基本設(shè)計(jì)單元模塊介紹

Verilog的基本設(shè)計(jì)單元是“模塊”(block)。一個(gè)模塊是由兩部分組成的，一部分描述接口，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。

2019-06-26 標(biāo)簽：Verilog 1.3萬(wàn) 0

IEEE Verilog阻塞賦值和非阻塞賦值的區(qū)別

阻塞賦值對(duì)應(yīng)的電路往往與觸發(fā)沿沒(méi)有關(guān)系，只與輸入電平的變化有關(guān)系。非阻塞賦值對(duì)應(yīng)的電路結(jié)構(gòu)往往與觸發(fā)沿有關(guān)系，只有在觸發(fā)沿時(shí)才有可能發(fā)生賦值的情況。

2020-06-17 標(biāo)簽：Verilog阻塞賦值非阻塞賦值 1.2萬(wàn) 0

Verilog中的三態(tài)門(mén)與雙向信號(hào)詳解

在數(shù)字電路中，邏輯輸出有兩個(gè)正常態(tài)：低電平狀態(tài)（對(duì)應(yīng)邏輯0）和高電平狀態(tài)（對(duì)應(yīng)邏輯1）。此外，電路還有不屬于0和1狀態(tài)的高阻態(tài)，高阻態(tài)常用字母 Z 表示。

2024-01-11 標(biāo)簽：Verilog邏輯器件三態(tài)門(mén) 1.1萬(wàn) 0

如何快速在Verilog和VHDL之間互轉(zhuǎn)

Verilog語(yǔ)言和VHDL語(yǔ)言是兩種不同的硬件描述語(yǔ)言，但并非所有人都同時(shí)精通兩種語(yǔ)言，所以在某些時(shí)候，需要把Verilog代碼轉(zhuǎn)換為VHDL代碼。本...

2020-11-10 標(biāo)簽：Verilogvhdl 1.1萬(wàn) 0

使用verilogHDL實(shí)現(xiàn)乘法器

本文在設(shè)計(jì)實(shí)現(xiàn)乘法器時(shí)，采用了4-2和5-2混合壓縮器對(duì)部分積進(jìn)行壓縮，減少了乘法器的延時(shí)和資源占 用率；經(jīng)XilinxISE和QuartusII兩種集...

2018-12-19 標(biāo)簽：VerilogEDA技術(shù) 1.1萬(wàn) 0

數(shù)碼管的顯示原理及其實(shí)現(xiàn)方式

在數(shù)字FPGA電路中，作為入門(mén)級(jí)別的外設(shè)除LED燈外，數(shù)碼管算是使用頻率最多、應(yīng)用范圍最廣的一個(gè)核心集成外設(shè)了，因此學(xué)習(xí)數(shù)碼管的使用非常有必要，下面一起...

2023-10-01 標(biāo)簽：fpgaledVerilog 1.1萬(wàn) 0

常見(jiàn)的Verilog行為級(jí)描述語(yǔ)法

常見(jiàn)的Verilog描述語(yǔ)句與對(duì)應(yīng)的邏輯關(guān)系；熟悉語(yǔ)法與邏輯之間的關(guān)系

2018-09-15 標(biāo)簽：VerilogCaseIF 1.0萬(wàn) 0

Verilog中的基本數(shù)據(jù)類(lèi)型

本文將討論 verilog 中常用的數(shù)據(jù)類(lèi)型，包括對(duì)數(shù)據(jù)表示、線(xiàn)網(wǎng)類(lèi)型、變量類(lèi)型和數(shù)組，分享一下使用方法和注意事項(xiàng)。

2023-05-12 標(biāo)簽：寄存器Verilog數(shù)值 1.0萬(wàn) 0

一文詳解門(mén)控時(shí)鐘

當(dāng)寄存器組的輸出端沒(méi)有驅(qū)動(dòng)或沒(méi)有變化時(shí)，可以關(guān)掉寄存器組的時(shí)鐘來(lái)減少動(dòng)態(tài)功耗，此謂門(mén)控時(shí)鐘 (Clock Gating, CG) 技術(shù)。

2023-03-29 標(biāo)簽：寄存器Verilog功耗 1.0萬(wàn) 1

paramter和localparam有什么區(qū)別？

這是一個(gè)Verilog中有爭(zhēng)議的問(wèn)題，即Parameter即作為常數(shù)，也作為參數(shù)使用是否合理合法的問(wèn)題。在IEEE 2005標(biāo)準(zhǔn)之前，Verilog就是...

2018-05-18 標(biāo)簽：Verilog 1.0萬(wàn) 0