versal

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Versal 產(chǎn)品組合基于臺(tái)積電（TSMC）的 7 nm FinFET 工藝技術(shù)，是第一個(gè)將軟件可編程性與特定領(lǐng)域硬件加速和靈活應(yīng)變能力相結(jié)合的平臺(tái)，這對(duì)于跟上當(dāng)今快速的創(chuàng)新步伐至關(guān)重要。

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versal技術(shù)

詳解基于賽靈思的Versal? ACAP設(shè)計(jì)創(chuàng)建步驟

Versal ACAP（自適應(yīng)計(jì)算加速平臺(tái)）是高度集成化的多核計(jì)算平臺(tái)，可通過靈活的自適應(yīng)能力來滿足不斷變化的動(dòng)態(tài)算法的需求。VCK190 是賽靈思最早...

2020-09-28 標(biāo)簽：寄存器賽靈思算法 6572 0

DDR4/LPDDR4硬核控制器I/O plannin的設(shè)計(jì)和實(shí)現(xiàn)

在Versal新一代ACAP器件上，除了延續(xù)之前Ultrascale/Ultrascale+系列器件上已有的DDR4 IP之外，還配置了最新的DDR4/...

2022-07-06 標(biāo)簽：控制器 DDR4 LPDDR4 4940 0

放大招!Versal ACAP 正式出貨

集賽靈思多年投資和35年架構(gòu)之大成，基于7nm工藝，多核異構(gòu)且能靈活改變，面向所有開發(fā)者和各種應(yīng)用的Versal 宣布發(fā)貨了！

2019-07-31 標(biāo)簽：賽靈思 Versal 3627 0

賽靈思 Versal：?jiǎn)涡酒瑑?nèi)的精準(zhǔn)同步

本文的第二部分將研討同步的兩個(gè)關(guān)鍵技術(shù)指標(biāo)：精度與準(zhǔn)確性和集成。

2021-07-23 標(biāo)簽：賽靈思單芯片 Versal 3448 0

是否采用 Versal？為什么升級(jí)到 Versal？

在探討為什么要升級(jí)到 Versal ACAP 時(shí)，必須首先認(rèn)識(shí)到所有硬 IP 的價(jià)值，包括存儲(chǔ)控制器、PCIe?、多速率以太網(wǎng)和片上可編程網(wǎng)絡(luò)（ NoC...

2020-10-11 標(biāo)簽：信號(hào)處理存儲(chǔ)控制器 Versal 2875 0

Versal CPM AXI Bridge模式的地址轉(zhuǎn)換

Versal 系列的 DMA axi bridge 模式可以在 PL 的 QDMA IP 或者在 CPM（The integrated block fo...

2023-05-10 標(biāo)簽：amd Xilinx Bridge 2325 0

Versal GTM如何用Tcl命令在IBERT生成QPRBS13序列

目前對(duì)于 Vivado 2023.1 版本的 IBERT GUI 界面暫時(shí)不支持 QPRBS13 的設(shè)置，需要通過 tcl 或者端口設(shè)置的方法來實(shí)現(xiàn)。

2023-08-18 標(biāo)簽：amd 仿真命令 1933 0

如何在IPI流程中修改(以太網(wǎng))IP工程(及其所包含的GT模塊)的代碼與屬性

本文介紹如何修改IP例子工程里的IP和GT模塊的源代碼與屬性

2023-07-10 標(biāo)簽：模塊以太網(wǎng)寄存器 1931 0

Versal ACAP DDRMC-DDR4、LPDDR4和LPDDR4X外部參考時(shí)鐘設(shè)計(jì)指南

本文旨在呈現(xiàn)使用 DDR4、LPDDR4 或 LPDDR4X 存儲(chǔ)器控制器的 Versal ACAP 器件的外部參考時(shí)鐘電路要求

2023-07-10 標(biāo)簽：仿真 DDR4 時(shí)鐘設(shè)計(jì) 1784 0

【ALINX 技術(shù)分享】AMD Versal AI Edge 自適應(yīng)計(jì)算加速平臺(tái)之 Versal 介紹（2）

【ALINX 技術(shù)分享】AMD Versal AI Edge 自適應(yīng)計(jì)算加速平臺(tái)之 Versal 介紹，以及Versal 芯片開發(fā)流程的簡(jiǎn)介。

2024-03-07 標(biāo)簽：處理器 FPGA Xilinx 1713 0

AMD Versal系列FPGA NoC介紹及實(shí)戰(zhàn)

NoC是相對(duì)于SoC的新一代片上互連技術(shù)，從計(jì)算機(jī)發(fā)展的歷史可以看到NoC 必將是SoC 之后的下一代主流技術(shù)，SoC 通常指在單一芯片上實(shí)現(xiàn)的數(shù)字計(jì)算...

2023-07-13 標(biāo)簽：fpga amd 計(jì)算機(jī) 1673 0

Versal PCIe仿真例子工程介紹

PCIe 仿真需要Endpoint 模型和Root Port 模型協(xié)同工作。用戶一般可以采用購買BFM/VIP 來模擬對(duì)端模型也可以自己設(shè)計(jì)對(duì)端模型，更...

2022-06-08 標(biāo)簽：Xilinx 仿真 PCIe 1616 0

Versal GTY仿真:初始化,復(fù)位和速率變更

本篇博文側(cè)重于提供 Versal GTY 仿真示例、演示 GTY 如何解復(fù)位以及如何執(zhí)行速率變更。

2022-11-23 標(biāo)簽：收發(fā)器控制器仿真 1500 0

Versal GTY/GTYP：使用PRBS生成器和檢查器

本文涵蓋了在 Versal GTY 和 GTYP 中使用模式生成器和檢查器時(shí)對(duì)以下操作的限制

2023-07-10 標(biāo)簽：Xilinx 生成器檢查器 1447 0

Versal啟動(dòng)文件簡(jiǎn)述

Versal? 是由多個(gè)高度耦合的可配置塊組成的自適應(yīng)計(jì)算加速平臺(tái)?(ACAP)

2023-07-07 標(biāo)簽：NoC Vivado 啟動(dòng)文件 1429 0

在Versal VCK190評(píng)估套件上使用器件固件升級(jí)(DFU)執(zhí)行USB輔助啟動(dòng)模式測(cè)試

本文將演示如何在 Versal AI Core 系列 VCK190 評(píng)估套件上從 USB 輔助啟動(dòng)模式啟動(dòng) Linux

2023-07-10 標(biāo)簽：usb Linux JTAG 1319 0

Versal HBM系列外部參考時(shí)鐘設(shè)計(jì)指南文章

Versal HBM 棧可通過內(nèi)部 HSM0 參考時(shí)鐘來進(jìn)行時(shí)鐘設(shè)置，此參考時(shí)鐘是由 CIPS 或外部時(shí)鐘源生成的。

2023-06-05 標(biāo)簽：時(shí)鐘 NoC AXI 1213 0

異構(gòu)平臺(tái)設(shè)計(jì)方法探索賽靈思Versal ACAP設(shè)計(jì)方法論

身處智能時(shí)代，科技發(fā)展日新月異，伴隨數(shù)據(jù)中心、有線網(wǎng)絡(luò)、5G 無線和汽車等愈加豐富的場(chǎng)景，相應(yīng)的技術(shù)與功能也正經(jīng)歷飛速迭代，因此，單一計(jì)算架構(gòu)已難以應(yīng)對(duì)...

2022-08-02 標(biāo)簽：賽靈思異構(gòu)平臺(tái)Versal 1160 0

Versal HDIO OBUFT和IOBUF三態(tài)時(shí)序影響

本文著重探討 HDIO OBUFT 和 IOBUF 用例。如果含三態(tài)控制 (OBUFT/IOBUF) 的 HDIO 輸出緩沖器的上電電壓為 3.3 V ...

2023-07-12 標(biāo)簽：以太網(wǎng)寄存器緩沖器 1109 0

如何在IP集成器中將單工TX/RX核合并到多個(gè)Quad

要為 Versal 的多個(gè) Quad 創(chuàng)建收發(fā)器設(shè)置，建議從 Transceiver Bridge IP 開始，在其中選擇所需的設(shè)置，然后交由 Viva...

2023-06-09 標(biāo)簽：收發(fā)器 Xilinx Quad 1081 0

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