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標(biāo)簽 > vhdl
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底,VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。
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VHDL是一種用形式化方法來(lái)描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。設(shè)計(jì)者可以利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想,然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行仿真,再自動(dòng)...
基于VHDL的電子計(jì)時(shí)器的設(shè)計(jì)方法詳解
本文為大家介紹電子計(jì)時(shí)器的VHDL設(shè)計(jì)方法。
2018-01-29 標(biāo)簽:vhdlvhdl代碼電子計(jì)時(shí)器 2.6萬(wàn) 0
與其他的硬件描述語(yǔ)言相比,VHDL具有更強(qiáng)的行為描述能力,從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu),從邏輯...
2018-01-29 標(biāo)簽:vhdl倒計(jì)時(shí)器vhdl代碼 7172 0
vhdl數(shù)碼管中的倒計(jì)時(shí)程序介紹
VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu),行為,功能和接口。除了含有許多具有硬件特征的語(yǔ)句外,VHDL的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類似于一般的計(jì)算機(jī)高級(jí)...
vhdl數(shù)碼管動(dòng)態(tài)掃描程序設(shè)計(jì)(四種設(shè)計(jì)方案)
本文為大家?guī)?lái)四種不同的vhdl數(shù)碼管動(dòng)態(tài)掃描程序設(shè)計(jì)。
VHDL工具實(shí)現(xiàn)SDRAM控制器的要點(diǎn)分享
在高速實(shí)時(shí)或者非實(shí)時(shí)信號(hào)處理系統(tǒng)當(dāng)中,使用大容量存儲(chǔ)器實(shí)現(xiàn)數(shù)據(jù)緩存是一個(gè)必不可少的環(huán)節(jié),也是系統(tǒng)實(shí)現(xiàn)中的重點(diǎn)和難點(diǎn)之一。SDRAM(同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)...
2018-01-18 標(biāo)簽:控制器SDRAM計(jì)數(shù)器 8487 0
本文主要介紹了vhdl按鍵控制數(shù)碼管顯示。利用VHDL來(lái)實(shí)現(xiàn)程序控制有這些優(yōu)點(diǎn):VHDL支持自頂至下的和基于庫(kù)的設(shè)計(jì)方法,而且支持同步電路、異步電路、現(xiàn)...
開關(guān)控制數(shù)碼管的VHDL程序的設(shè)計(jì)與實(shí)現(xiàn)
本文主要介紹了開關(guān)控制數(shù)碼管的VHDL程序的設(shè)計(jì)與實(shí)現(xiàn)。VHDL是一種應(yīng)用廣泛的硬件描述語(yǔ)言,設(shè)計(jì)者可以通過(guò)它編寫代碼,通過(guò)模擬器仿真驗(yàn)證其功能,完成邏...
2018-01-15 標(biāo)簽:數(shù)碼管vhdl開關(guān)控制 5725 0
IC前端設(shè)計(jì)(邏輯設(shè)計(jì))和后端設(shè)計(jì)(物理設(shè)計(jì))的詳細(xì)解析
IC前端設(shè)計(jì)(邏輯設(shè)計(jì))和后端設(shè)計(jì)(物理設(shè)計(jì))的區(qū)分:以設(shè)計(jì)是否與工藝有關(guān)來(lái)區(qū)分二者;從設(shè)計(jì)程度上來(lái)講,前端設(shè)計(jì)的結(jié)果就是得到了芯片的門級(jí)網(wǎng)表電路。
Verilog/VHDL語(yǔ)法學(xué)習(xí)是掌握基本代碼設(shè)計(jì)的技能以及經(jīng)驗(yàn)總結(jié)
無(wú)論是VHDL還是Verilog,建議初學(xué)者先掌握其中一門。
淺談狀態(tài)機(jī)“毛刺”產(chǎn)生原因及消除方案
狀態(tài)機(jī)通常包含主控時(shí)序進(jìn)程、主控組合進(jìn)程和輔助進(jìn)程三個(gè)部分。其中,主控組合進(jìn)程的任務(wù)是根據(jù)外部輸入的控制信號(hào)和當(dāng)前狀態(tài)的狀態(tài)值確定下一 狀態(tài)的取向,并確...
2018-07-22 標(biāo)簽:edavhdl狀態(tài)機(jī) 1.1萬(wàn) 0
基于FPGA的SPI串行方式自動(dòng)發(fā)送技術(shù)設(shè)計(jì)
SPI接口應(yīng)用十分廣泛,在很多情況下,人們會(huì)用軟件模擬的方法來(lái)產(chǎn)生SPI時(shí)序或是采用帶SPI功能模塊的MCU。但隨著可編程邏輯技術(shù)的發(fā)展,人們往往需要自...
關(guān)于通過(guò)FPGA中VHDL語(yǔ)言實(shí)現(xiàn)ALU的功能設(shè)計(jì)詳解
目前許多FPGA的邏輯資源(LE)都已超過(guò)1萬(wàn)門,使得片上可編程系統(tǒng)SOPC已經(jīng)成為可能。算術(shù)邏輯單元ALU應(yīng)用廣泛,是片上可編程系統(tǒng)不可或缺的一部分...
基于FPGA的用VHDL語(yǔ)言描述的顯示控制器設(shè)計(jì)
隨著CCD(電荷耦合器件)和CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)圖像傳感器制造工藝的發(fā)展,圖像傳感器的分辨率越來(lái)越高,如果要實(shí)時(shí)顯示圖像傳感器采集到的圖像...
基于FPGA快速產(chǎn)生高斯白噪聲序列的實(shí)現(xiàn)方案設(shè)計(jì)詳解
短波信道存在多徑時(shí)延、多普勒頻移和擴(kuò)散、高斯白噪聲干擾等復(fù)雜現(xiàn)象。為了測(cè)試短波通信設(shè)備的性能,通常需要進(jìn)行大量的外場(chǎng)實(shí)驗(yàn)。相比之下,信道模擬器能夠在實(shí)...
基于可編程邏輯器件ispLSI1032的定向型計(jì)算機(jī)硬件EDA的研究
TDN-CM++實(shí)驗(yàn)裝置是計(jì)算機(jī)組成原理及系統(tǒng)結(jié)構(gòu)課程的專用實(shí)驗(yàn)箱,但存在硬件結(jié)構(gòu)基本固定,這里采用的是TDN-CM++實(shí)驗(yàn)裝置上復(fù)雜可編程邏輯器件is...
初學(xué)者學(xué)習(xí)Verilog HDL的步驟和經(jīng)驗(yàn)技巧
Verilog HDL是一種硬件描述語(yǔ)言(HDL:Hardware Discription Language),Verilog HDL語(yǔ)言是一種以文本形...
淺談VHDL/Verilog的可綜合性以及對(duì)初學(xué)者的一些建議
最近在寫代碼的時(shí)候總是在思考,我寫的這個(gè)能被綜合嗎?總是不放心,或是寫完了綜合的時(shí)候出問(wèn)題,被搞的非常煩惱,雖然看了一些書,比如對(duì)組合邏輯用阻塞賦值,時(shí)...
高層次綜合(High Level Synthesis, HLS)是Xilinx公司推出的最新一代的FPGA設(shè)計(jì)工具,它能讓用戶通過(guò)編寫C/C++等高級(jí)語(yǔ)...
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