摘 要： 為了實(shí)現(xiàn)飛行器在飛行試驗(yàn)狀態(tài)下對(duì)空間噪聲信號(hào)的記錄，設(shè)計(jì)了一個(gè)基于FPGA的超聲數(shù)據(jù)采集與存儲(chǔ)模塊。該模塊以FPGA芯片XC3S400作為主控制器，使用THS1408芯片作為模/數(shù)轉(zhuǎn)換器，將采集到的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)并進(jìn)行存儲(chǔ)。在超聲數(shù)據(jù)采集模塊FPGA軟件方案中，對(duì)軟件的功能、實(shí)現(xiàn)框圖以及軟件流程做了相應(yīng)的介紹。Flash芯片采用交替雙平面頁(yè)編程方式，提高了數(shù)據(jù)的寫入速度。通過(guò)試驗(yàn)驗(yàn)證了該采集與存儲(chǔ)模塊功能的有效性。

隨著高速采集和大容量存儲(chǔ)技術(shù)的發(fā)展，傳統(tǒng)的低速采樣和單一Flash存儲(chǔ)結(jié)構(gòu)的應(yīng)用已經(jīng)難以滿足工業(yè)化和軍事化應(yīng)用。在航空、工業(yè)等領(lǐng)域中，數(shù)據(jù)采集和存儲(chǔ)設(shè)備占據(jù)著很重要的地位，對(duì)多通道高速數(shù)據(jù)采集技術(shù)的應(yīng)用需求也越來(lái)越廣泛，對(duì)數(shù)據(jù)存儲(chǔ)容量的要求也越來(lái)越高，特別是在需要對(duì)數(shù)據(jù)進(jìn)行記錄和回放分析的場(chǎng)合。在飛行器的飛行研制、驗(yàn)證和完善階段，對(duì)飛行過(guò)程中各項(xiàng)參數(shù)的變化和分析具有重要作用和意義[1]。傳統(tǒng)的數(shù)據(jù)采集和存儲(chǔ)設(shè)備由于存在低采樣率和存儲(chǔ)量小的缺點(diǎn)，已難以勝任長(zhǎng)時(shí)間數(shù)據(jù)采集與存儲(chǔ)的任務(wù)，因此采用新的采集和存儲(chǔ)陣列技術(shù)解決高速數(shù)據(jù)采集和大容量存儲(chǔ)的問(wèn)題顯得日益重要。由于FPGA具有可靈活配置、低成本以及Flash可組成陣列的特點(diǎn)，對(duì)解決飛行試驗(yàn)中數(shù)據(jù)采集和存儲(chǔ)的問(wèn)題提供了可能。

本文提出了一種基于FPGA高采樣率深存儲(chǔ)的設(shè)計(jì)方案，并可實(shí)現(xiàn)飛行器在飛行過(guò)程中的各項(xiàng)原始數(shù)據(jù)的記錄、分析和回放。而且可以通過(guò)上位機(jī)軟件在計(jì)算機(jī)中讀取出飛行的原始數(shù)據(jù)并將數(shù)據(jù)拆分以及繪圖，供試驗(yàn)后進(jìn)行分析。

1 總體設(shè)計(jì)方案

本設(shè)計(jì)采用型號(hào)為XC3S400E的FPGA芯片作為邏輯控制單元，該芯片擁有400 K邏輯門，288 KB Block RAM，I/O數(shù)量達(dá)到了141個(gè)，其低成本、低功耗和可靈活配置的特性能夠滿足設(shè)計(jì)要求[2-3]。引腳支持高速數(shù)據(jù)通信，能夠完成高速采集和存儲(chǔ)接口的設(shè)計(jì)，設(shè)計(jì)總體框圖如圖1所示，其中信號(hào)調(diào)理電路完成模擬信號(hào)的放大和濾波，模/數(shù)轉(zhuǎn)換器完成模擬信號(hào)到數(shù)字信號(hào)的轉(zhuǎn)換功能。為了提高電源的抗噪聲性能，在給系統(tǒng)模擬電路和數(shù)字電路供電之前需要經(jīng)過(guò)濾波處理。存儲(chǔ)模塊由4個(gè)深存儲(chǔ)的三星Flash組合成一個(gè)16 GB的Flash陣列，實(shí)現(xiàn)數(shù)據(jù)的大容量存儲(chǔ)功能?？偩€接口完成與計(jì)算機(jī)之間控制指令、數(shù)據(jù)、地址等信號(hào)的通信。

系統(tǒng)工作原理：計(jì)算機(jī)通過(guò)USB總線接口給系統(tǒng)下發(fā)控制指令，指令在FPGA邏輯控制單元進(jìn)行譯碼，之后完成相對(duì)應(yīng)的采集、存儲(chǔ)等操作。參數(shù)信號(hào)經(jīng)過(guò)信號(hào)輸入接口后進(jìn)行調(diào)理和模/數(shù)轉(zhuǎn)換，將采集到的數(shù)字信號(hào)存儲(chǔ)到Flash陣列中，以備計(jì)算機(jī)對(duì)數(shù)據(jù)進(jìn)行回放和分析。

2 硬件電路設(shè)計(jì)

采集模塊主要由信號(hào)調(diào)理電路、單端轉(zhuǎn)差分電路和模數(shù)轉(zhuǎn)換電路三部分組成，采集模塊的電路原理圖如圖2所示。信號(hào)調(diào)理電路的作用是把傳感器輸入的相對(duì)較小的電壓信號(hào)進(jìn)行放大，使其適合于模/數(shù)轉(zhuǎn)換芯片的輸入要求[4]。單端轉(zhuǎn)差分電路將傳感器輸入的單端模擬信號(hào)轉(zhuǎn)換成差分信號(hào)，以滿足模/數(shù)轉(zhuǎn)換芯片THS1408轉(zhuǎn)換的輸入信號(hào)要求[5]。FPGA控制模/數(shù)轉(zhuǎn)換芯片把模擬信號(hào)轉(zhuǎn)換成數(shù)字量，并將符合條件的數(shù)據(jù)進(jìn)行編幀，寫入16 GB Flash陣列。其中運(yùn)放采用AD8028，當(dāng)輸入信號(hào)頻率不大于1.5 MHz時(shí)，運(yùn)放跟隨后的波形效果仍然很好，滿足設(shè)計(jì)要求。最初設(shè)計(jì)階段，電阻R12選用10 kΩ阻值，在實(shí)際電路調(diào)試過(guò)程中發(fā)現(xiàn)A/D運(yùn)放的容性負(fù)載隨著輸入信號(hào)頻率的增大不斷減小，當(dāng)輸入信號(hào)頻率達(dá)到1 MHz以上時(shí)，AD8028的輸入電容值C和容性負(fù)載由下式得出：

?

由式(1)可知，AD8028的容性輸入阻抗與R12在同一數(shù)量級(jí)，電阻R12阻值過(guò)大，會(huì)對(duì)輸入信號(hào)進(jìn)行分壓，使得輸入信號(hào)的幅值衰減。把電阻R12更換成1 kΩ以后，輸入信號(hào)幅值的衰減幾乎可以忽略不計(jì)，保證了信號(hào)的采集精度。THS1408采用具有三態(tài)緩沖的并行數(shù)據(jù)接口，可以直接連接到數(shù)據(jù)總線接口，通過(guò)驅(qū)動(dòng)OE為低可以將數(shù)據(jù)輸出使能，使得電路設(shè)計(jì)更加簡(jiǎn)單。

3 軟件設(shè)計(jì)

3.1 FPGA邏輯設(shè)計(jì)
邏輯控制中心FPGA主要完成THS1408內(nèi)部寄存器的初始化和數(shù)/模轉(zhuǎn)換控制、數(shù)據(jù)采集的控制、數(shù)據(jù)有效性判斷以及Flash陣列芯片的讀寫控制功能。內(nèi)部程序框圖如圖3所示。