仿真功能概述

仿真FPGA開(kāi)發(fā)中常用的功能，通過(guò)給設(shè)計(jì)注入激勵(lì)和觀察輸出結(jié)果，驗(yàn)證設(shè)計(jì)的功能性。Vivado設(shè)計(jì)套件支持如下仿真工具：Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-PRO和Active-HDl。

Vivado的仿真流程如下圖所示：

仿真可以在設(shè)計(jì)階段的不同時(shí)間點(diǎn)進(jìn)行，主要包括如下三個(gè)階段：
RTL級(jí)行為仿真：在綜合和實(shí)現(xiàn)前便可驗(yàn)證設(shè)計(jì)，用來(lái)檢查代碼語(yǔ)法和驗(yàn)證代碼像設(shè)計(jì)者想要的功能一樣工作，早期的行為級(jí)仿真可以盡早發(fā)現(xiàn)問(wèn)題；
綜合后仿真：使用綜合網(wǎng)表仿真，驗(yàn)證綜合后設(shè)計(jì)滿足功能需求。該階段仿真不太常用，可以用時(shí)序仿真（timing simulation）來(lái)估計(jì)時(shí)間；功能仿真（functional sumulation）由層次化的網(wǎng)表組成，最底層由Xilinx原語(yǔ)構(gòu)成；
實(shí)現(xiàn)后仿真：可以進(jìn)行功能仿真和時(shí)序仿真，且與FPGA硬件上的工作情況最為接近，確保實(shí)現(xiàn)后設(shè)計(jì)滿足功能和時(shí)序要求。

時(shí)序仿真相比功能仿真要耗費(fèi)大量的時(shí)間，但是可以檢測(cè)到功能仿真無(wú)法檢測(cè)的問(wèn)題，比如：

由于屬性設(shè)置（綜合屬性、UNISIM庫(kù)屬性等），或不同仿真器對(duì)語(yǔ)法的不同解釋，導(dǎo)致綜合后或?qū)崿F(xiàn)后功能發(fā)生改變；

雙口RAM讀寫(xiě)沖突；

錯(cuò)誤的、不合適的時(shí)序約束；

異步路徑操作問(wèn)題；

由于優(yōu)化技術(shù)引起的功能問(wèn)題

Vivado Simulator支持VHDL（IEEE-STD-1076-1993）、Verilog（IEEE-STD-1364-2001）、SystemVerilog中的可綜合子集（IEEE-STD-1800-2009）三種硬件描述語(yǔ)言，此外還支持IEEE P1735加密標(biāo)準(zhǔn)。

使用TestBench和激勵(lì)文件

TestBench也是由HDL語(yǔ)言代碼編寫(xiě)，其實(shí)例化了需要仿真的設(shè)計(jì)，生成設(shè)計(jì)所需要的激勵(lì)信號(hào)，監(jiān)測(cè)設(shè)計(jì)輸出結(jié)果并檢查功能的正確性。一個(gè)簡(jiǎn)單的TestBench可以僅僅將激勵(lì)順序地加載到設(shè)計(jì)的輸入管腳上；一個(gè)復(fù)雜的TestBench可能會(huì)包含子程序調(diào)用、從外部文件讀取激勵(lì)信號(hào)、條件化激勵(lì)和其它更多復(fù)雜的結(jié)構(gòu)。

下面是編寫(xiě)TestBench時(shí)極度推薦的一些注意事項(xiàng)：
在Verilog TestBench中總是使用timescale規(guī)定時(shí)間，如`timescale 1ns/1ps；
在仿真時(shí)間的0時(shí)刻，將所有的設(shè)計(jì)輸入初始化位為一個(gè)確定的值；
在綜合后和實(shí)現(xiàn)后的時(shí)序仿真中，會(huì)自動(dòng)觸發(fā)全局置位/復(fù)位脈沖（GSR），這會(huì)讓所有的寄存器在仿真的前100ns內(nèi)鎖定其值。因此在100ns之后再賦值激勵(lì)數(shù)據(jù)；
在全局置位、復(fù)位脈沖釋放之前就確保時(shí)鐘源已經(jīng)開(kāi)始工作。

指定仿真器位置

點(diǎn)擊Tools->Settings->Tool Settings->3rd Party Simulators：

Install Paths中定位仿真器的安裝路徑，Default Compiled Library Paths中指定與仿真器相關(guān)的編譯庫(kù)路徑。只有第三方仿真器需要在此設(shè)置，Vivado Simulator不需要設(shè)置。

編譯仿真庫(kù)

使用Vivado Simulator時(shí)，不需要編譯仿真庫(kù)。但是使用第三方仿真工具時(shí)，必須先編譯仿真庫(kù)，才能在第三方仿真工具中正確運(yùn)行。仿真庫(kù)中包含了仿真模型，比如FPGA和IP的行為模型和時(shí)序模型。編譯之后的庫(kù)可以在多個(gè)設(shè)計(jì)工程中使用。

在編譯過(guò)程中，Vivado會(huì)創(chuàng)建一個(gè)仿真器用來(lái)參考編譯庫(kù)文件的初始化文件，該文件包含了一些控制變量，包括規(guī)定參考庫(kù)路徑、優(yōu)化、編譯和仿真設(shè)置。如果沒(méi)有正確的初始化文件，就不能運(yùn)行包含Xilinx原語(yǔ)的仿真。不同仿真器的初始化文件名稱如下：
Questa/ModelSim：modelsim.ini;
IES：cds.lib;
VCS：synopsys_sim.setup

如果使用的仿真器版本不變，只需要編譯一次庫(kù)文件即可；如果更換了Vivado或仿真器的版本，就必須重新編譯一次庫(kù)文件。編譯庫(kù)文件有Vivado IDE和Tcl命令兩種方法，本文介紹第一種。點(diǎn)擊Tools->Compile Simulation Libraries（即使不打開(kāi)工程也有此命令）打開(kāi)如下窗口：

Simulator：選擇第三方仿真器;
Language：編譯庫(kù)到規(guī)定的語(yǔ)言，如果為All，則會(huì)根據(jù)選擇的仿真器自動(dòng)選擇語(yǔ)言，如果仿真器支持混合語(yǔ)言仿真，則Verilog庫(kù)和VHDL庫(kù)都會(huì)編譯;
Library：選擇需要編譯的仿真庫(kù)（Unisim或Simprim），默認(rèn)會(huì)編譯所有 的庫(kù)；
Family：編譯庫(kù)到規(guī)定的FPGA系列，默認(rèn)會(huì)生成所有的器件系列；
Compiled library location：設(shè)置保存編譯庫(kù)結(jié)果的目錄路徑。默認(rèn)情況下會(huì)保存在當(dāng)前工程目錄的.cache/compile_simlib目錄下；
Simulator executable path：設(shè)置仿真器可執(zhí)行文件所在的路徑；
Miscellaneous Options：使用Tcl命令設(shè)置一些其它選項(xiàng)；
Compile Xilinx IP：選擇是否編譯Xilinx IP的仿真庫(kù)；
Overwrite current pre-compiled libraries：選擇是否重寫(xiě)當(dāng)前預(yù)編譯庫(kù)；
Compile 32-bit libraries：默認(rèn)為64bit模式，選中此項(xiàng)，仿真器編譯會(huì)在32bit模式下進(jìn)行；
Verbose：Messages窗口默認(rèn)有消息顯示數(shù)量限制，選中此選項(xiàng)后，相關(guān)命令會(huì)忽視此限制，所有消息都會(huì)顯示在Messages窗口中；
Command：展示了上述設(shè)置所等效的Tcl命令。

Xilinx仿真庫(kù)

設(shè)計(jì)者可以將Xilinx仿真庫(kù)用于任何支持VHDL-93和Verilog-2001語(yǔ)言標(biāo)準(zhǔn)的仿真器。庫(kù)中包含延遲與模型信息，可以正確地仿真Xilinx硬件器件。

仿真時(shí)，如果數(shù)據(jù)和時(shí)鐘同時(shí)發(fā)生變化，仿真器在判斷當(dāng)前時(shí)鐘邊緣時(shí)會(huì)采樣上一個(gè)狀態(tài)的輸入，同時(shí)變換時(shí)刻的輸入會(huì)安排在下一個(gè)始終邊緣才有效。最好的做法當(dāng)然是不要使數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)同時(shí)變換，以避免出現(xiàn)意料之外的仿真結(jié)果。

當(dāng)設(shè)計(jì)者在設(shè)計(jì)中實(shí)例化了一個(gè)組件后，仿真器必須在庫(kù)中找到描述該組件功能的內(nèi)容，以確保正確的仿真。下面列出Xilinx提供的仿真庫(kù)：
UNISIM：Xilinx原語(yǔ)的功能仿真，Verilog庫(kù)名為UNISIMS_VER。包含了器件原語(yǔ)和最低等級(jí)構(gòu)建模塊的描述。
UNIMACRO：Xilinx宏的功能仿真，Verilog庫(kù)名為UNIMACRO_VER。當(dāng)使用器件宏時(shí)，必須設(shè)置此庫(kù)。
UNIFAST：快速仿真庫(kù)，Verilog庫(kù)名為UNIFAST_VER。推薦在RTL行為級(jí)仿真中使用此庫(kù)，可以節(jié)省仿真運(yùn)行時(shí)間。
SIMPRIMS_VER：Xilinx原語(yǔ)的時(shí)序仿真，僅支持Verilog，因此時(shí)序仿真僅支持Verilog語(yǔ)言。
SECUREIP：Xilinx復(fù)雜器件組件（如PCIE、高速收發(fā)器）的功能仿真和時(shí)序仿真庫(kù)，在Vivado安裝目錄的data/secureip目錄下可以查看完整IP列表。
XPM：Xilinx原語(yǔ)的功能仿真。

除了SECUREIP外，其它庫(kù)都位于Vivado安裝目錄data/Verilog或VHDL/src目錄內(nèi)。設(shè)計(jì)者必須根據(jù)運(yùn)行的仿真來(lái)設(shè)定不同的仿真庫(kù)。下表中給出了與不同仿真階段相關(guān)的仿真庫(kù)文件：

仿真設(shè)置

在仿真設(shè)置中規(guī)定目標(biāo)仿真器、仿真集、仿真頂層模塊名稱等選項(xiàng)。打開(kāi)Settings切換到Simulation標(biāo)簽中，或在Flow Navigator中的Simulation上右鍵->Simulation Settings，打開(kāi)設(shè)置窗口：

其中Clean up simulation files表示重新運(yùn)行仿真時(shí)會(huì)將現(xiàn)存的整個(gè)仿真目錄全部移除，其余設(shè)置選項(xiàng)很熟悉了，不多作介紹。下面著重介紹Simulator language，理解背后的處理機(jī)制，其值可選擇VHDL、Verilog或Mixed。

大多數(shù)的Xilinx IP只會(huì)生成單語(yǔ)言的行為仿真模型；某些第三方仿真工具也僅支持單語(yǔ)言仿真。通常應(yīng)該將Simulator language設(shè)置為仿真工具支持的語(yǔ)言，以確保工具正常運(yùn)行。如果IP核同時(shí)也可以生成該語(yǔ)言的行為模型再好不過(guò)，但是如果IP核不支持該設(shè)置，Vivado會(huì)自動(dòng)從IP核的DCP文件中生成一個(gè)結(jié)構(gòu)化仿真模型用于仿真，確保仿真可以正常運(yùn)行。

仿真分辨率需要在TestBench中使用timescale設(shè)置，某些人認(rèn)為設(shè)置一個(gè)粗略的仿真分辨率（如1s）可以提升仿真性能，這是錯(cuò)誤的。在 Xilinx仿真模型中，大多數(shù)仿真時(shí)間是基于一個(gè)固定間隔，與仿真分辨率并無(wú)聯(lián)系。設(shè)置仿真分辨率主要是為了觀察更方便。但是某些Xilinx原語(yǔ)組件（如MMCM）需要1ps的分辨率才能在仿真中正常工作，最常用的分辨率設(shè)置是`timescale 1ns/1ps。

仿真集功能

Vivado提供了仿真集（Simulation Sets）功能，該機(jī)制可以讓用戶將不同設(shè)計(jì)階段所用到的不同源文件添加到各自的仿真集中。比如一個(gè)仿真集可以添加用于RTL行為級(jí)仿真的源文件，另一個(gè)仿真集添加用于實(shí)現(xiàn)后時(shí)序仿真的源文件。或者不同的仿真集提供對(duì)一個(gè)設(shè)計(jì)的不同測(cè)試方法，等等。

在創(chuàng)建或添加仿真源文件時(shí)，可以選擇將文件加入到哪個(gè)仿真集，或者創(chuàng)建新的仿真集：

當(dāng)設(shè)計(jì)中存在多個(gè)仿真集時(shí)，當(dāng)前運(yùn)行使用的仿真集會(huì)顯示為Active狀態(tài)：

編輯：hfy