本文轉(zhuǎn)載自：VagueCheung的博客

賽靈思公司（Xilinx）推出Vitis——這是一款統(tǒng)一軟件平臺，可以讓包括軟件工程師和AI科學家在內(nèi)的廣大開發(fā)者都能受益于硬件靈活應變的優(yōu)勢。歷經(jīng)5年、投入總計1000人打造而成，Vitis統(tǒng)一軟件平臺無需用戶深入掌握硬件專業(yè)知識，即可根據(jù)軟件或算法代碼自動適配和使用賽靈思硬件架構。此外，Vitis 平臺不限制使用專有開發(fā)環(huán)境，而是可以插入到通用的軟件開發(fā)工具中，并利用豐富的優(yōu)化過的開源庫，使開發(fā)者能夠?qū)Ｗ⒂谒惴ǖ拈_發(fā)。Vitis獨立于Vivado設計套件，后者仍然繼續(xù)為希望使用硬件代碼進行編程的用戶提供支持。但是，Vitis也能夠通過將硬件模塊封裝成軟件可調(diào)用的函數(shù)， 從而提高硬件開發(fā)者的工作效率。

Vitis統(tǒng)一軟件平臺的四層架構

Vitis構建在基于堆棧的架構之上，共有四層。

第一層是基礎層，是Vitis目標平臺。該平臺由電路板和預編程I/O構成；

第二層是Vitis 核心開發(fā)套件，覆蓋開源賽靈思運行時庫，以管理不同域間的數(shù)據(jù)移動， 包括子系統(tǒng)、即將發(fā)布的Versal ACAP內(nèi)的AI 引擎和必要的外部主機。此外，該層也提供編譯器、分析器和調(diào)試器等核心開發(fā)工具。這些工具均能與業(yè)界標準的構建系統(tǒng)與開發(fā)環(huán)境無縫集成；

在第三層，8個Vitis 庫提供400余種優(yōu)化的開源應用。這8個庫分別是：Vitis 基本線性代數(shù)子程序（B LAS）庫、Vitis 求解器庫、Vitis安全庫、Vitis視覺庫、Vitis數(shù)據(jù)壓縮庫、Vitis計量金融庫、Vitis數(shù)據(jù)庫集和Vitis AI 庫。借助這些庫，軟件開發(fā)者可以使用標準的應用編程接口（API）來實現(xiàn)硬件加速；

Vitis AI是Vitis 平臺的第四層，也是最具有變革意義的一層。它集成了特定領域架構（DSA）。 DSA 提供了針對AI模型的硬件實現(xiàn)，開發(fā)者可以使用包括TensorFlow和Caffe等業(yè)界領先框架對其進行配置與編程。Vitis AI提供的工具鏈能在數(shù)分鐘內(nèi)完成優(yōu)化、量化和編譯操作，在賽靈思器件上高效地運行預先訓練好的AI模型。此外，它也為從邊緣到云端的部署提供了專用API，實現(xiàn)業(yè)界一流的推斷性能與效率。賽靈思陸續(xù)還將推出另一個DSA（Vitis Video），支持從FFmpeg直接進行編碼并提供同樣超級簡單且功能極強大的端到端視頻解決方案。目前，由合作伙伴公司提供的DSA包括：與GATK 集成用于基因分析的Illumina，與ElasticSearch 集成用于大數(shù)據(jù)分析的BlackLynx， 以及當前我們客戶正在使用的專有DSA。

Vitis擁有三大特點：第一是開放，第二是標準，第三是免費。首先，Vitis統(tǒng)一軟件平臺支持在賽靈思異構平臺上開發(fā)嵌入式軟件和加速應用，包括FPGA、SoC和Versal ACAP，為邊緣、云和混合計算應用 加速提供了統(tǒng)一編程模型。其次，Vitis可與高層次框架進行集成，可以通過加速庫采用C、C++或Python進行開發(fā)，也可以使用基于RTL的加速器和低層次運行是API對實現(xiàn)方案進行粒度更精確的控制。

硬件加速應用程序開發(fā)流程：

對于基于FPGA的加速，Vitis核心開發(fā)套件支持用戶通過API函數(shù)創(chuàng)建軟件應用程序，例如OpenCL函數(shù)，在Alveo加速卡上運行加速硬核。Vitis核心開發(fā)套件也支持將軟件程序運行在基于Linux的嵌入式處理器平臺上，例如ZYNQ的UltraScale+MPSOC設備。對于嵌入式處理器平臺Vitis開發(fā)套件執(zhí)行模型也通過OpenCL API和基于Linux的Xilinx運行庫（XRT）來調(diào)度硬核和控制數(shù)據(jù)的搬移。（加速庫和xilinx運行庫在GitHub上可下載）

Vitis核心開發(fā)套件可支持Alveo U50、U200、U250、U280加速卡，也支持zcu102、zcu104、zc702、zc706嵌入式處理器平臺。除了以上比較流行的平臺外，同時也支持自定義平臺。

Vitis軟件平臺允許用戶將數(shù)據(jù)中心應用程序移植到嵌入式平臺上。Vitis核心開發(fā)套件不僅具有適用于硬核的V++編譯器。也具有運行在X86主機的g++編譯器和運行在Xilinx設備的嵌入式處理器的Arm編譯器

Vitis與SDK對比：

系統(tǒng)項目指的是什么？域domain可以理解成SDK中的BSP么？

系統(tǒng)項目就是指在Vitis中創(chuàng)建的application。

實測Vitis編譯時間要比SDK編譯時間略長；

Vitis實現(xiàn)簡單的HelloWord

基于黑金ZYNQ 7020開發(fā)板創(chuàng)建工程，打開vivado2019.2一步步創(chuàng)建工程，vivado部分還是與之前一模一樣沒有任何改變。

創(chuàng)建完工程，創(chuàng)建同一個 Block Design工程

添加ZYNQ 核

雙擊ZYNQ核設置一下，這里設置跟板子一致UART1，波特率選擇115200，沒有用到PL，AXI也沒使用。

時鐘默認即可，黑金的7020最高可以跑到767Mhz。

設置完成。自動連線。

生成文件：

生成頂層文件：

至此PL部分完成了。

導出設計到軟件，沒有用到PL，所以不用綜合生成bit文件了，這里直接導出

導出完成，這里開始軟件操作，打開vitis先創(chuàng)建一個 platform project導入剛才的設計xsa文件。

這里與SDK不同，SDK是從vivado直接Launch打開，而Vitis是獨立與vivado IDE的開發(fā)工具。

選擇Vivado導出的設計，點擊 finish完成

創(chuàng)建一個Application project：

編譯helloworld工程

給板子接好上電，連接串口助手軟件，打開串口設置如下，com口根據(jù)實際而定。

下載運行

已經(jīng)輸出了“hello world”

移植vivado2019.2之前版本的SOC工程：

1）Vivado部分：

使用Vivado 2019.2打開之前版本的vivado工程項目 ，重新綜合生成bit流文件，如果工程中不設計PL部分則不需要生成bit文件。綜合通過之后導出硬件

File——Export——Export HardWare，導出成功后會發(fā)現(xiàn)在vivado工程路徑中會多出一個.XSA文件（個人理解與SDK導出的Hdf文件大同小異）；

2）Vitis部分：

打開Vitis工具，創(chuàng)建一個Platform,設置項目名，添加vivado工程路徑中的.XSA文件。創(chuàng)建完Platform之后接下來創(chuàng)建一個Application項目，復制原工程SDK中的相應文件（.c和.h），粘貼到Vitis Apllication。

點擊編譯。右鍵app——DebugAs——DebugConfigurations

嘗試分別選擇上圖中3個Debug Configuration，運行均能正確實現(xiàn)原SDK工程的功能；

還不清楚這三個配置有什么區(qū)別。

總結：SDK工程的移植基本沒什么太大的變化，Vitis只是將SDK從Vivado中抽離出來單獨運行而已；

審核編輯 黃昊宇