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時(shí)序邏輯中的阻塞和非阻塞

FPGA之家 ? 來(lái)源:YGOPRO de Space ? 作者:YGOPRO ? 2022-03-15 13:53 ? 次閱讀

Verilog HDL的賦值語(yǔ)句分為阻塞賦值和非阻塞賦值兩種。阻塞賦值是指在當(dāng)前賦值完成前阻塞其他類(lèi)型的賦值任務(wù),阻塞賦值由=來(lái)完成;非阻塞賦值在賦值的同時(shí),其他非阻塞賦值可以同時(shí)被執(zhí)行,非阻塞賦值由《=來(lái)完成。

(1)組合邏輯中的阻塞和非阻塞

eg.

always@(a or b or c or d)

begin

t1 = a & b;

t2 = c & d;

out = t1 | t2;

end

當(dāng)abcd均由0變?yōu)?時(shí),采用阻塞賦值語(yǔ)句時(shí):t1=1,t2=1,out=1;

采用非阻塞賦值語(yǔ)句時(shí):t1=1,t2=1,out=0。非阻塞賦值每一條語(yǔ)句執(zhí)行不會(huì)阻止其他非阻塞語(yǔ)句的同時(shí)執(zhí)行,故此時(shí)的t1和t2還未更新,所以out的值不變。

(2)時(shí)序邏輯中的阻塞和非阻塞

eg.實(shí)現(xiàn)D觸發(fā)器

always@(posedge clk)

begin

q1 《= d;

q2 《= q1;

end

采用非阻塞賦值時(shí),q1=d,q2=q1;采用阻塞賦值時(shí)q1=q2=d,不符合D觸發(fā)器的要求。

綜述:對(duì)于組合邏輯(always模塊敏感列表為電平觸發(fā)),采用阻塞賦值(=);對(duì)于非阻塞邏輯(always模塊敏感列表為邊沿觸發(fā)),采用非阻塞賦值(《=)。

原文標(biāo)題:阻塞賦值與非阻塞賦值

文章出處:【微信公眾號(hào):FPGA之家】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

審核編輯:彭菁

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原文標(biāo)題:阻塞賦值與非阻塞賦值

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