隨著通信和數(shù)據(jù)中心應(yīng)用升級至更高的數(shù)據(jù)傳輸率以支持迅速增長的互聯(lián)網(wǎng)流量需求，SerDes 參考時鐘的性能正變得日益重要。如果參考時鐘抖動太高，會導(dǎo)致比特誤碼率 (BER) 過高、流量丟失或系統(tǒng)通信丟失。此外，56G PAM4 PHY、100G/200G/400G 以太網(wǎng)和 100G/400G OTN 需要多種頻率組合，進(jìn)一步增加了時序的復(fù)雜性。

為此，Silicon Labs提供了全新有源時鐘振蕩器，其采用第四代 DSPLL 技術(shù)驅(qū)動，有效解決了 25/40/50/100/400Gbps 時序問題。本篇技術(shù)文章－“使用高性能有源時鐘振蕩器降低通信應(yīng)用開發(fā)風(fēng)險(xiǎn)”將詳細(xì)分析高速通信和數(shù)據(jù)中心的時序要求，并介紹Silicon Labs經(jīng)市場驗(yàn)證的時鐘振蕩器解決方案，幫助工程人員克服日益艱鉅的高速網(wǎng)絡(luò)定時設(shè)計(jì)挑戰(zhàn)。

高速通信和數(shù)據(jù)中心的時序要求

Silicon Labs 的最新 Si54x Ultra Series 有源時鐘振蕩器產(chǎn)品專為這些要求高的高速通信和數(shù)據(jù)中心應(yīng)用而打造。這些高性能有源時鐘振蕩器具有任意頻率合成和 80 fs RMS 超低抖動的特點(diǎn)，有標(biāo)準(zhǔn)尺寸和小封裝尺寸有源時鐘振蕩器供選擇。Ultra Series 具有領(lǐng)先的抖動容限和頻率靈活性，可為硬件設(shè)計(jì)者帶來設(shè)計(jì)自信，同時降低產(chǎn)品開發(fā)風(fēng)險(xiǎn)。

圖 1. 高速通信和數(shù)據(jù)中心的時序要求

*注意：直接根據(jù)參考時鐘或傳輸器眼閉規(guī)格計(jì)算，符合原始（未經(jīng) FEC）的 BER 要求，眼閉預(yù)算為 50/50 的確定性抖動/rms 抖動和 33%/67% 的時鐘/傳輸器。

圖 2 Ultra Series DSPLL 體系結(jié)構(gòu)

圖 2 為 Silicon Labs 全新 Ultra Series 第四代 DSPLL 的體系結(jié)構(gòu)。不同于需要復(fù)雜批次制造過程、不同頻率使用不同晶體的傳統(tǒng)有源時鐘振蕩器技術(shù)，Si54x 體系結(jié)構(gòu)結(jié)合了簡單的高質(zhì)量固定頻率晶體和 Silicon Labs 最新一代的 DSPLL，可產(chǎn)生任意頻率。輸出測試期間，設(shè)備可設(shè)為自定義的目標(biāo)頻率。采用這種創(chuàng)新方法，可輕松對 Si54x 進(jìn)行批量自定義，以滿足不同客戶的不同需求。Si54x Ultra Series 支持 200 kHz 至 1.5 GHz 之間的任意頻率，僅通過一個產(chǎn)品系列便可輕松同時支持標(biāo)準(zhǔn)頻率和自定義頻率應(yīng)用。

采用行業(yè)領(lǐng)先的 55 nm CMOS 技術(shù)設(shè)計(jì)，第四代 DSPLL 利用高度數(shù)字化的體系結(jié)構(gòu)來實(shí)現(xiàn)最優(yōu)的頻率靈活性和抖動性能。DSPLL 相位探測器的輸入會從模擬輸入轉(zhuǎn)換為數(shù)字輸入，使 DSPLL 完全在數(shù)字域內(nèi)運(yùn)行。這種全面數(shù)字化方法有諸多優(yōu)點(diǎn)。首先，可用低于 1 ppb 的步長來精確控制數(shù)字控制有源時鐘振蕩器 (DCO)，以追蹤參考時鐘與反饋時鐘之間的相位延遲。DCO 增益較小，因此電路出現(xiàn)噪聲的可能性較傳統(tǒng)模擬 PLL 更低。其次，DSPLL 支持創(chuàng)新型相位誤差消除電路，利用高級數(shù)字信號處理器來消除延遲、非線性和溫度影響導(dǎo)致的 PLL 噪聲。這些體系結(jié)構(gòu)特點(diǎn)確保設(shè)備在不同過程、電壓和溫度下有一致的性能。因此，Silicon Labs 的第四代 DSPLL 體系結(jié)構(gòu)在整個運(yùn)行范圍都可實(shí)現(xiàn)超低抖動。

兼具頻率靈活性和超低抖動

下圖為 Ultra Series 抖動性能與運(yùn)行頻率和溫度對比圖。有兩個可用性能等級。Si545/6/7 設(shè)備的典型相位抖動性能為 80 fs RMS（12kHz - 20MHz），而 Si540/1/2 設(shè)備的典型相位抖動性能為 125 fs RMS (12kHz - 20MHz)。由于其抖動性能，Si54x 可將抖動容限最大化，為硬件客戶帶來設(shè)計(jì)自信。

圖 3 Si54x Ultra Series XO 抖動性能與頻率

為了進(jìn)一步簡化設(shè)備評估，Silicon Labs 提供了 XO 相位噪聲查找實(shí)用工具，可用于檢索超過 1000 個常見頻率范圍下的 Silicon Labs 有源時鐘振蕩器相位噪聲圖。若想使用此免費(fèi)實(shí)用工具，請?jiān)L問：

http://www.silabs.com/tools/pages/oscillator-phase-noise-lookup-tool.aspx。

集成電源噪聲控制

第四代 DSPLL 有廣泛的集成低壓差穩(wěn)壓器網(wǎng)絡(luò)，具備電源噪聲抑制特性功能，確保即使在有噪聲的系統(tǒng)環(huán)境下也始終可實(shí)現(xiàn)低抖動運(yùn)行。集成電源噪聲抑制的另一個優(yōu)點(diǎn)是可簡化電源濾波、PCB設(shè)計(jì)和布局。

圖 4 最小化附加抖動的集成 PSNR

多頻支持

除標(biāo)準(zhǔn)單頻有源時鐘振蕩器外，也有使用 Silicon Labs 第四代 DSPLL 體系結(jié)構(gòu)的雙頻或四頻有源時鐘振蕩器。這些設(shè)備可用一個 IC 替代兩個或更多離散有源時鐘振蕩器，將 BOM 成本和復(fù)雜性降至最低。多頻有源時鐘振蕩器有多個優(yōu)點(diǎn)：

采用單個設(shè)備即可支持多協(xié)議SerDes

簡化設(shè)置/保持時間測試

頻率容限（例如：156.25 MHz + 50 ppm，156.25 MHz，156.25 MHz -50ppm）

簡化原型設(shè)計(jì)。使用一個多頻有源時鐘振蕩器用多種參考時鐘測試新的 SerDes 和 ASIC。選定最終頻率后，轉(zhuǎn)換為固定單一頻率有源時鐘振蕩器

單一電源

Silicon Labs 的 Ultra Series 有源時鐘振蕩器有一個高度靈活的輸出驅(qū)動器，可以在工廠自定義，以支持任何常用信號格式：LVDS、LVPECL、HCSL、CML、CMOS 和雙 CMOS。此外，輸出驅(qū)動器支持的電源電壓范圍較寬。一個 Si54x 設(shè)備即可支持 1.8V-3.3V 的運(yùn)行電壓范圍，僅使用單一部件編號的有源時鐘振蕩器即可替代 1.8V、2.5V 和 3.3V 等固定電壓的多個有源時鐘振蕩器。

快速獲得樣品

Silicon Labs 提供基于網(wǎng)絡(luò)的實(shí)用工具，可在 1 分鐘內(nèi)創(chuàng)建定制有源時鐘振蕩器。創(chuàng)建部件編號后，可通過 Silicon Labs 的授權(quán)分銷商或 Silicon Labs 網(wǎng)站下訂單。樣品通常在下單后 1-2 周內(nèi)發(fā)貨。該過程可大大簡化有源時鐘振蕩器采購，是為原型和 NPI 試產(chǎn)快速獲取設(shè)備的完美選擇。