1.內存屏障（memory barriers）是一組處理器指令，用于實現(xiàn)對內存操作的順序限制。

2.緩沖行（cache line）CPU高速緩存中可以分配的最小存儲單位。處理器填寫緩存行時會加載整個緩存行，現(xiàn)代CPU需要執(zhí)行幾百次CPU指令。

3.原子操作（atomic operations）不可中斷的一個或一系列操作。

4.緩存行填充（cache line fill）當處理器識別到從內存中讀取操作數(shù)是可緩存的，處理器填寫整個高速緩存行到適當?shù)木彺妫↙1，L2，L3的或所有）。

5.緩存命中（cache hit）如果進行高速緩存行填充操作的內存位置仍然是下次處理器訪問的地址時，處理器從緩存中讀取操作數(shù)，而不是從內存讀取。

6.寫命中（write hit）當處理器將操作數(shù)寫回到一個內存緩存的區(qū)域時，它首先會檢查這個緩存的內存地址是否存在行中，如果存在一個有效的緩存行，則處理器將這個操作數(shù)寫回到緩存，而不是寫回到內存，這個操作被稱為寫命中。

7.寫缺失（write misses the cache）一個有效的緩存行被寫入到不存在的內存區(qū)域。

8.比較并交換（compare and swap）CAS操作需要輸入兩個數(shù)值，一個舊值（期望操作前的值）和一個新值，在操作期間先比較舊值有沒有發(fā)生變化，如果沒有發(fā)生變化，才交換成新值，發(fā)生了變化則不交換。

9.CPU流水線（CPU pipeline）CPU流水線的工作方式就像工業(yè)生產(chǎn)上的裝配流水線，在CPU中由5-6個不同功能的電路單元組成一條指令處理流水線，然后將一條X86指令分成5-6步后再由這些電路單元分別執(zhí)行，這樣就能實現(xiàn)一個CPU時鐘周期完成一條指令，因此提高CPU的運算速度。

10.內存順序沖突（Memory order violation）內存順序沖突一般是由假共享引起的，假共享是指多個CPU同時修改一個緩存行的不同部分引起其中一個CPU的操作無效，當出現(xiàn)這個內存順序沖突時，CPU必須清空流水線。