概述
AD9865是一款混合信號前端(MxFE) IC，適合要求Tx和Rx路徑功能的收發(fā)器應用，數(shù)據(jù)速率最高可達80 MSPS。靈活的數(shù)字接口、省電模式和發(fā)射-接收高隔離度，使該器件特別適合半雙工和全雙工應用。該數(shù)字接口極為靈活，可與支持半雙工或全雙工數(shù)據(jù)傳輸?shù)臄?shù)字后端實現(xiàn)簡單接口，因此AD9865經(jīng)常用來取代分立式ADC和DAC解決方案。省電模式能夠降低個別功能模塊的功耗，或者在半雙工應用中關斷未使用的模塊。串行端口接口(SPI?)允許對許多功能模塊進行軟件編程。片內(nèi)PLL時鐘乘法器和頻率合成器提供所有需要的內(nèi)部時鐘，以及單晶振或時鐘源的外部時鐘。
數(shù)據(jù)表：*附件：AD9865寬帶調(diào)制解調(diào)器混合信號前端技術手冊.pdf

Tx信號路徑由一個可旁路的2/4倍低通插值濾波器、一個10位TxDAC和一個線路驅(qū)動器組成。在輸入數(shù)據(jù)速率為80 MSPS時，發(fā)射路徑信號帶寬可以高達34 MHz。TxDAC提供差分電流輸出，可將該輸出直接導引至外部負載，或?qū)б羶?nèi)部低失真電流放大器。電流放大器(IAMP)可以配置為電流或電壓模式線路驅(qū)動器（采用兩個外部NPN晶體管），能夠提供23 dBm以上的峰值信號功率。Tx功率可以進行數(shù)字控制，范圍為19.5 dB，步進為0.5 dB。

接收路徑由可編程放大器(RxPGA)、可調(diào)諧低通濾波器(LPF)和10位ADC組成。低噪聲RxPGA具有?12 dB至+48 dB的可編程增益范圍，步進為1 dB。對于36 dB以上的增益設置，其折合到輸入端的噪聲低于3 nV/rtHz。接收路徑LPF截止頻率可以在15 MHz至35 MHz范圍內(nèi)設置，或者簡單地予以旁路。10位ADC可以在5 MSPS至80 MSPS范圍內(nèi)實現(xiàn)出色的動態(tài)性能。RxPGA和ADC均能提供可調(diào)整的功耗，以實現(xiàn)功耗/性能優(yōu)化。

AD9865可以為許多寬帶調(diào)制解調(diào)器提供高度集成的解決方案。它采用節(jié)省空間的64引腳芯片級封裝，額定溫度范圍為?40°C至+85°C商用溫度范圍。

應用

• 電力線網(wǎng)絡
• VDSL和HPNA

特性

• 低成本3.3 V CMOS MxFE?，適合寬帶調(diào)制解調(diào)器
• 10位數(shù)模轉(zhuǎn)換器
  • 2/4倍插值濾波器
  • DAC更新速率：200 MSPS
• 集成23 dBm線路驅(qū)動器，具有19.5 dB增益控制范圍
• 10位、80 MSPS模數(shù)轉(zhuǎn)換器
• ?12 dB至+48 dB低噪聲RxPGA (< 3.0="" />
• 三階可編程低通濾波器
• 靈活的數(shù)字數(shù)據(jù)路徑接口
  • 半雙工和全雙工操作
  • 與AD9975和AD9875向后兼容
• 多種關斷/省電模式
• 內(nèi)部時鐘乘法器(PLL)
• 2路輔助可編程時鐘輸出
• 提供64引腳芯片級封裝或裸片

框圖

引腳配置描述

數(shù)字接口

數(shù)字接口端口可配置為半雙工或全雙工模式，通過將MODE引腳置低或高來實現(xiàn)。在半雙工模式下，發(fā)射路徑（Tx）和接收路徑（Rx）共享一個10位雙向總線，稱為ADIO端口。在全雙工模式下，數(shù)字接口分為兩個6位總線，即Tx(5:0)和Rx(5:0)，用于同時進行Tx和Rx操作。在這種模式下，數(shù)據(jù)在AD9865 ASIC和AD9865外部的設備之間傳輸。AD9865還具有靈活的數(shù)字接口，可通過6位PGA端口更新RPGA和TxGA增益寄存器，或通過SPI端口進行較慢的更新。有關更多信息，請參閱RPGA控制部分。

半雙工模式

當MODE引腳為低電平時，半雙工模式按以下方式工作。雙向ADIO端口通常在Tx數(shù)據(jù)路徑和Rx數(shù)據(jù)路徑之間交替共享。數(shù)字接口由AD9865 ASIC控制，通過使能ADIO端口的輸入并控制輸出驅(qū)動器來實現(xiàn)。兩個時鐘信號也會被使用：TXCLK用于鎖存Tx輸出數(shù)據(jù)，RXCLK用于鎖存Rx輸入數(shù)據(jù)。ADIO端口也可以通過將TXEN和RXEN設置為低電平（默認設置）來禁用，這樣可以與共享總線進行交互。

在內(nèi)部，ADIO端口由一個輸入鎖存器和一個三態(tài)輸出緩沖器組成，用于將Tx路徑與Rx路徑并行連接。輸入鎖存器：RXEN用于將三態(tài)輸出設置為五樣本深度FIFO。輸入樣本在內(nèi)部ADC時鐘（ADCLK）和外部采樣時鐘（TXCKS）之間對齊。當TXEN引腳為高電平時，ADIO總線會將Tx數(shù)據(jù)字傳輸?shù)絋x路徑，并且在TXCLK引腳上有一個時鐘信號，如圖49所示。

在ADIO端口之后的抽取濾波器可以通過將RXEN引腳置低來與TXCLK解耦。這樣，抽取濾波器在TXEN為高電平的情況下，在33個時鐘周期內(nèi)對數(shù)據(jù)進行濾波，然后在TXCLK上重新同步。

當RXEN引腳為高電平，且在RXCLK引腳上有一個時鐘信號時，輸出將來自接收路徑，并驅(qū)動ADIO總線。當輸出緩沖器使能時，數(shù)據(jù)將在RXCLK的六個時鐘周期延遲后從內(nèi)部FIFO中輸出。

如果在此期間TXEN為高電平且TXCLK存在，ADIO將變?yōu)槿龖B(tài)。一旦RXEN引腳變回低電平，ADIO將變?yōu)槿龖B(tài)。圖50展示了接收路徑輸出時序。

為了給數(shù)字接口端口增加靈活性，SPI寄存器中提供了幾個編程選項。默認情況下，Tx和Rx數(shù)據(jù)格式為直達二進制，但可以更改以實現(xiàn)補碼、偏移二進制或格雷碼。輸出驅(qū)動器可以設置為開漏極，以允許它們共享同一控制端。在這種情況下，ADIO端口仍可被置于共享總線，其輸入鎖存器可以通過SPI寄存器控制信號進行使能和禁用，并且輸出驅(qū)動器可以獨立調(diào)整。接收時鐘可以通過選擇時鐘的上升沿或下降沿來驗證/采樣接收路徑數(shù)據(jù)。最后，對于低數(shù)據(jù)速率應用，可以降低輸出驅(qū)動器的強度。

表14列出了半雙工模式下的SPI寄存器。