概述
AD9166是高性能、寬帶、片內(nèi)矢量信號(hào)發(fā)生器，由高速 JESD204B 串行器/解串器（SERDES）接口、靈活的 16 位數(shù)字?jǐn)?shù)據(jù)路徑、正交 (IQ) 數(shù)模轉(zhuǎn)換器 (DAC) 內(nèi)核以及一個(gè)集成的差分至單端輸出緩沖放大器組成 ，可匹配高達(dá) 10 GHz 的 50 Ω 負(fù)載。
數(shù)據(jù)表：*附件：AD9166直流至9GHz，矢量信號(hào)發(fā)生器 技術(shù)手冊(cè).pdf

DAC 內(nèi)核基于四開關(guān)架構(gòu)，可改變配置提高 DAC 內(nèi)核的有效更新速率，從 6.4 GHz DAC 采樣時(shí)鐘配置為高達(dá) 12.8 GSPS，模擬輸出帶寬通常為直流至 9.0 GHz。數(shù)字?jǐn)?shù)據(jù)路徑包括多個(gè)插值濾波器級(jí)，具有支持快速跳頻 (FFH) 的多個(gè)數(shù)控振蕩器 (NCO) 的直接數(shù)字頻率合成器 (DDS) 塊，以及額外的 FIR85 和反 Sinc 濾波器級(jí)，以實(shí)現(xiàn)靈活的頻譜規(guī)劃。

與單端緩沖器的差分消除了對(duì)寬帶巴倫的需求，并支持 DAC 內(nèi)核的全部模擬輸出帶寬。直流耦合輸出可以基帶波形，而無需外部偏置三通或類似電路，這使得 AD9166 特別適合應(yīng)用在最苛刻的高速超寬帶 RF 發(fā)射。

各種濾波器級(jí)使 AD9166 可以配置為較低的數(shù)據(jù)速率，同時(shí)保持較高的 DAC 時(shí)鐘速率，以簡(jiǎn)化濾波要求并減小整體系統(tǒng)尺寸，重量和功耗。

數(shù)據(jù)接口接收器包含多達(dá) 8 個(gè) JESD204B SERDES 通道，每個(gè)通道可承載 12.5 Gbps。為了實(shí)現(xiàn)較大的靈活性，可以根據(jù)數(shù)據(jù)速率、SERDES 通道數(shù)量和 JESD204B 變送器所需的通道映射對(duì)接收器進(jìn)行全面配置。

在 2x 非歸零 (NRZ) 工作模式（啟用 FIR85）下，AD9166 可以將RF載波從真實(shí)直流重構(gòu)到第三個(gè)奈奎斯特區(qū)的邊緣，或者重建高達(dá) 9 GHz 的真實(shí)直流的模擬帶寬。

在混合模式下，AD9166 可以在第二和第三奈奎斯特區(qū)域重構(gòu) RF 載波，同時(shí)消耗較低的功率，并保持與 2×NRZ 模式相當(dāng)?shù)男阅堋?/p>

在基帶模式下，例如歸零 (RZ) 和 1x NRZ，AD9166 非常適合將 RF 載波從真實(shí)直流重構(gòu)到第一個(gè)奈奎斯特區(qū)的邊緣，同時(shí)與 2x NRZ 模式相比功耗更低。

正交 DDS 塊可以配置為數(shù)字上變頻器，以將 I/Q 數(shù)據(jù)采樣上變頻到頻譜中所有三個(gè)奈奎斯特區(qū)域中的所需位置。

DDS 還包括一組 32 個(gè)數(shù)控振蕩器（NCO），每個(gè)振蕩器都有各自的 32 位相位累加器。當(dāng)與100 MHz 串行外圍接口 (SPI) 結(jié)合使用時(shí)，DDS 允許相位相干 FFH，相位建立時(shí)間低至 300 ns。

AD9166 使用公共 SPI 接口配置，該接口監(jiān)測(cè)所有寄存器狀態(tài)。AD9166 采用 324 引腳，15 mm × 15 mm，0.8 mm 間距 BGA_ED 封裝。

應(yīng)用

• 儀器儀表：自動(dòng)化測(cè)試設(shè)備，電子測(cè)試和測(cè)量，任意波形發(fā)生器
• 電子戰(zhàn)：雷達(dá)和干擾器
• 寬帶通信系統(tǒng)
• 本地振蕩器驅(qū)動(dòng)器

特性

• 直流耦合、50Ω 匹配輸出
• 高達(dá) 4.3 dBm 的輸出功率，9 GHz 時(shí)為 -9.5 dBm
• DAC 內(nèi)核更新率：2×NRZ 模式下為 12.0 GSPS（保證的最小值）
• 寬模擬帶寬
  • 2×NRZ 模式下，直流至 9.0 GHz（12.0 GSPS DAC 更新速率）
  • 在混合模式下，1.0 GHz 至 8.0 GHz（6.0 GSPS DAC 更新速率）
  • 在 NRZ 模式下，直流至 4.5 GHz（6.0 GSPS DAC 更新速率）
• 2×NRZ 模式下的功耗為 4.88 W（10 GSPS DAC 更新速率）
• 旁路數(shù)據(jù)路徑插值
  • 2×, 3×, 4×, 6×, 8×, 12×, 16×, 24×
• 瞬時(shí)（復(fù)雜）信號(hào)帶寬
  • 設(shè)備時(shí)鐘為 5 GHz 時(shí)為 2.25 GHz（ 2 倍插值）
  • 設(shè)備時(shí)鐘為 6 GHz 時(shí)為 1.8 GHz（ 3 倍插值）
• 快速跳頻
• 集成 biCMOS 緩沖區(qū)放大器

功能框圖

引腳配置描述

典型性能特征

模擬接口注意事項(xiàng)

模擬工作模式

AD9166數(shù)模轉(zhuǎn)換器（DAC）內(nèi)核采用圖84所示的四開關(guān)架構(gòu)。每個(gè)時(shí)鐘周期內(nèi)僅啟用一對(duì)開關(guān)。這要求每對(duì)開關(guān)在半個(gè)時(shí)鐘周期內(nèi)進(jìn)行切換，使得它們?cè)诮惶娴臅r(shí)鐘沿上進(jìn)行采樣。因此，在傳統(tǒng)雙開關(guān)架構(gòu)中出現(xiàn)的與碼相關(guān)的毛刺現(xiàn)象得以消除。

數(shù)據(jù)輸入
在雙開關(guān)架構(gòu)中，當(dāng)圖85中的數(shù)據(jù)1和數(shù)據(jù)2（以及D）處于不同狀態(tài)時(shí)，會(huì)出現(xiàn)毛刺。然而，如果D和D'在同一時(shí)刻發(fā)生變化，且不出現(xiàn)毛刺。這是因?yàn)榕c碼相關(guān)的毛刺會(huì)導(dǎo)致額外的時(shí)鐘沿采樣。四開關(guān)架構(gòu)確保在半個(gè)時(shí)鐘周期內(nèi)傳輸?shù)膬蓚€(gè)數(shù)據(jù)字都不會(huì)出現(xiàn)與碼相關(guān)的毛刺，從而消除了此過程中2×**f_{oc}**處的毛刺。因此，在輸出頻譜中可以明顯看到2×**f_{oc}**處存在顯著的時(shí)鐘雜散。

由于四開關(guān)架構(gòu)允許在每個(gè)半時(shí)鐘周期進(jìn)行更新，所以可以在2×?xí)r鐘速率下更新DAC內(nèi)核。在設(shè)備時(shí)鐘（f_{DAC}）的上升沿和下降沿，DAC內(nèi)核都會(huì)鎖存新數(shù)據(jù)樣本。

在RZ模式下，DAC內(nèi)核在時(shí)鐘上升沿鎖存新數(shù)據(jù)樣本，而在時(shí)鐘下降沿輸出為零。在2×NRZ模式下，時(shí)鐘下降沿的輸出樣本僅僅是時(shí)鐘上升沿采樣值的反相。在2×NRZ模式中，時(shí)鐘上升沿和下降沿都會(huì)鎖存新數(shù)據(jù)樣本。更多細(xì)節(jié)請(qǐng)參見2×NRZ模式部分。

使用混頻模式時(shí)，輸出實(shí)際上在DAC采樣速率處被斬波。這種斬波的效果是將以DAC采樣速率為中心的鏡像頻率下移，從而提高了這些鏡像頻率的動(dòng)態(tài)范圍。

這種改變混頻模式的能力為用戶提供了靈活性，可以根據(jù)所選的工作模式在前三個(gè)奈奎斯特區(qū)域內(nèi)放置載波。在基帶模式和混頻模式之間切換會(huì)切換掉DAC輸出固有的反sinc滾降特性。在基帶模式下，反sinc零點(diǎn)出現(xiàn)在**f_{s}**處，因?yàn)樯仙劓i存的樣本也會(huì)在下降沿再次鎖存，從而在相同的負(fù)頻率位置出現(xiàn)。然而，在混頻模式下，上升沿鎖存的樣本會(huì)在下降沿被推到2×**f_{s}**處。圖87展示了理想的頻率響應(yīng)，反sinc滾降特性包含在其中。

四開關(guān)架構(gòu)可通過SPI寄存器0x152的位[10]配置為在2×NRZ模式（0b00）、RZ模式（0b10）或混頻模式（0b01）下工作。