概述
AD9164是一款高性能16位數(shù)模轉(zhuǎn)換器(DAC)和直接數(shù)字頻率合成器(DDS)，支持高達6 GSPS的更新速率。DAC內(nèi)核基于一個四通道開關(guān)結(jié)構(gòu)，配合2倍插值濾波器，使DAC的有效更新速率在某些模式下高達12 GSPS。高動態(tài)范圍和帶寬使這些DAC非常適合最嚴(yán)苛的高速射頻(RF) DAC應(yīng)用。

DDS由一組32個32位數(shù)控振蕩器(NCO)組成，各帶相位累加器。
與100 MHz串行外設(shè)接口(SPI)和快跳模式配合使用時，支持相位相干快速跳頻(FFH)和幾種模式以支持多種應(yīng)用。
數(shù)據(jù)表：*附件：AD9164 16位、12 GSPS、RF DAC和直接數(shù)字頻率合成器技術(shù)手冊.pdf

在基帶模式下，元件的寬模擬帶寬能力和高動態(tài)范圍相結(jié)合，在最小一個載波至最大1.791 GHz信號帶寬的滿量程頻譜范圍內(nèi)可支持DOCSIS 3.1電纜基礎(chǔ)設(shè)施合規(guī)性。2倍插值濾波器(FIR85)使AD9164能夠針對較低數(shù)據(jù)速率和轉(zhuǎn)換器時鐘進行配置，以降低系統(tǒng)總體功耗和濾波要求。在Mix-Mode?操作模式中，AD9164可在高達7.5 GHz的二階和三階奈奎斯特區(qū)內(nèi)重構(gòu)RF載波，同時仍保持出色的動態(tài)范圍。輸出電流可以在8 mA至38.76 mA范圍內(nèi)進行編程。AD9164數(shù)據(jù)接口由最多八個JESD204B串行器/解串器(SERDES)通道組成，可對其通道速度和通道數(shù)進行編程，從而實現(xiàn)應(yīng)用靈活性。

SPI接口可配置AD9164并監(jiān)控所有寄存器的狀態(tài)。AD9164提供165引腳、8 mm × 8 mm、0.5 mm間距CSP_BGA和169引腳、11 mm × 11 mm、0.8 mm間距、CSP_BGA兩種封裝，包括引腳選項。

應(yīng)用

• 寬帶通信系統(tǒng)
  • DOCSIS 3.1電纜調(diào)制解調(diào)器終端系統(tǒng)(CMTS)/視頻點播(VOD)/邊沿正交幅度調(diào)制(EQAM)
• 無線通信基礎(chǔ)設(shè)施
  • W-CDMA、LTE、LTE-A、點對點

特性

• DAC更新速率高達12 GSPS（最小值）
• 6 GSPS直接RF頻率合成（最小值）
  • 直流至2.5 GHz（基帶模式）
  • 直流至6 GHz（2倍不歸零(NRZ)模式）
  • 1.5 GHz至7.5 GHz（混合模式）
• 旁通插值
  • 2×、3×、4×、6×、8×、12×、16×、24×
• 出色的動態(tài)性能
• 快速跳頻

框圖

引腳配置描述

典型性能特征

主數(shù)字?jǐn)?shù)據(jù)路徑

圖109中的框圖展示了主要數(shù)字?jǐn)?shù)據(jù)路徑的功能。數(shù)字處理包括一個輸入插值模塊，可選擇2倍插值（1x、2x或3x插值），三個額外的2倍半帶插值濾波器，一個最終的2倍NRZ模式插值濾波器FIR85（在某些情況下可繞過），一個由48位數(shù)控振蕩器（NCO）組成的正交調(diào)制器以及一個反sinc模塊。

所有的插值濾波器都接受同相（I）和正交（Q）數(shù)據(jù)流作為復(fù)數(shù)數(shù)據(jù)輸入。同樣，正交調(diào)制器和反sinc函數(shù)也接受輸入數(shù)據(jù)作為復(fù)數(shù)數(shù)據(jù)流。因此，要使用數(shù)字?jǐn)?shù)據(jù)路徑功能，輸入數(shù)據(jù)必須是復(fù)數(shù)數(shù)據(jù)流。

在旁路模式（1x插值）下，輸入數(shù)據(jù)流應(yīng)為實數(shù)據(jù)。

數(shù)據(jù)格式

AD9164所有模式下的輸入數(shù)據(jù)格式均為16位二進制補碼。數(shù)字?jǐn)?shù)據(jù)路徑和數(shù)模轉(zhuǎn)換器（DAC）解碼器以二進制補碼格式運行。

為避免雜散頻率泄漏，輸入到DAC的數(shù)字碼必須圍繞零碼進行平衡（正碼數(shù)量必須等于負碼數(shù)量）。也就是說，必須從輸入數(shù)字碼中去除輸入直流偏移。否則，使用數(shù)控振蕩器（NCO）時，雜散可能會出現(xiàn)在直流偏移附近。NCO頻率的偏移在NCO頻率調(diào)諧字（FTW）中表現(xiàn)為一個小雜散。

插值濾波器

主數(shù)字?jǐn)?shù)據(jù)路徑包含五個半帶插值濾波器，以及用于2x NRZ模式的最終半帶插值濾波器。這些濾波器中的第一對有兩種選擇，可設(shè)置為2x（HBA2）或3x（HBB3），如圖109所示。這些濾波器有兩種帶寬選擇，80%或90%。80%帶寬的濾波器功耗比90%帶寬的濾波器低。要選擇濾波器帶寬為90%，需將DATAPATH_CFG寄存器（0x111）的第4位編程為0b1。

在第一對濾波器之后是一系列2x半帶濾波器，每個濾波器的可用帶寬是前一個濾波器的一半。其中，HB4為45%，HB5為22.5%，HB6為11.25%。

最終的半帶濾波器FIR85用于2x NRZ模式。它的時鐘頻率為2×**f_{DAC}速率，可用帶寬為f_{DAC}**速率的45%。FIR85是一個復(fù)數(shù)濾波器，因此其帶寬在0 Hz處居中。FIR85濾波器與復(fù)數(shù)插值模式配合使用，可提高DAC更新速率，并使鏡像遠離所需信號。

表34展示了如何選擇每種可用的插值模式、它們的可用信號帶寬以及最大數(shù)據(jù)速率。計算可用信號帶寬（BW_{SIGNAL}）的方法是將插值濾波器帶寬（BW_{FILT}）乘以**f_{DAC}**除以插值因子，公式如下：BW_{SIGNAL}=BW_{FILT}×(f_{DAC}/Interpolation Factor) 。

流水線延遲會根據(jù)所選的數(shù)字?jǐn)?shù)據(jù)路徑功能而變化。表33列舉了數(shù)字?jǐn)?shù)據(jù)路徑模塊的流水線延遲示例。這些延遲是在JESD204B延遲基礎(chǔ)上額外增加的。