有人認(rèn)為諸如圖形處理器（GPU）和Tilera處理器等多核處理器在某些應(yīng)用中正逐步替代現(xiàn)場(chǎng)可編程門陳列（FPGA）。理由是這些多核處理器的處理性能要高很多，例如，由于GPU起初主要負(fù)責(zé)圖形繪制，因此，其尤其善于處理單精度（SP）及（某種情況下）雙精度（DP）浮點(diǎn)（FP）運(yùn)算。Tilera的TILE設(shè)備當(dāng)前不支持硬件FP運(yùn)算，但要求進(jìn)行軟件模擬，且性能代價(jià)高昂。一般而言，F(xiàn)PGA亦是如此，設(shè)備通過(guò)利用多種資源來(lái)處理FP運(yùn)算問(wèn)題。達(dá)到可接受性能要求IP區(qū)塊需消耗多個(gè)門并要求深流水線技術(shù)。例如：當(dāng)前Tesla級(jí)GPU每秒最高可執(zhí)行1012次浮點(diǎn)運(yùn)算或1TFLOPS，而Xilinx Virtex-6設(shè)備則為150 GFLOPS。

當(dāng)考慮到定點(diǎn)運(yùn)算時(shí)，情況有所不同。新一代GPU在浮點(diǎn)速率相同的情況下可執(zhí)行整數(shù)運(yùn)算，例如：當(dāng)Virtex-6設(shè)備提高至500GOPS時(shí)，GPU每秒可執(zhí)行1012次運(yùn)算或1TOPS。整數(shù)性能是TILE處理器的優(yōu)勢(shì)所在：8位數(shù)據(jù)時(shí)，TILE-Gx(圖1)最高執(zhí)行能力為750GOPS，32位數(shù)據(jù)時(shí)為188GOPS。

FPGA能夠利用其并行及適應(yīng)多種算法的特性來(lái)獲得更加接近理論最大值的性能。但是，F(xiàn)PGA需要更大的硅片空間和更長(zhǎng)的開(kāi)發(fā)時(shí)間來(lái)接近這些理論最大值。對(duì)于適應(yīng)于GPU硬件并行模式的算法，GPU已經(jīng)能夠達(dá)到峰值的20~30%。它們同樣具有合理的硅密度（40nm工藝，32nm研發(fā)中）和開(kāi)發(fā)時(shí)間（通常只有數(shù)周，而FPGA則需幾個(gè)月）。TILEPro64處理器可提供FPGA相類似的適應(yīng)性和GPU相類似的可編程性，但是，由于其粗糙的任務(wù)級(jí)問(wèn)題分解特點(diǎn)使得其無(wú)法像FPGA和GPU那樣實(shí)現(xiàn)細(xì)粒度并行。

內(nèi)存帶寬在評(píng)估處理器性能方面同等重要，GPU能夠提供3倍于FPGA、6倍于TILEPro64的優(yōu)勢(shì)。但是，必須指明，該帶寬須以下列條件為基礎(chǔ)：出現(xiàn)的大延遲須通過(guò)交叉處理進(jìn)行控制，應(yīng)在最佳訪問(wèn)模式中通過(guò)整合實(shí)現(xiàn)接合訪問(wèn)。有了FPGA，開(kāi)發(fā)人員需要充分考慮內(nèi)存位置。新一代GPU和TILEPro64處理器具有傳統(tǒng)的緩存分布，能夠幫助優(yōu)化內(nèi)存位置并減少開(kāi)發(fā)時(shí)間。

延遲

也許能夠排除使用GPGPU的最可能因素便是延遲。例如：調(diào)用內(nèi)核所需時(shí)間及主存儲(chǔ)器較長(zhǎng)訪問(wèn)時(shí)間均可引起長(zhǎng)延遲。許多情況下，這種延遲可能會(huì)稍有緩解但是無(wú)法完全避免。因此首選應(yīng)為大數(shù)據(jù)集處理，原因在于，其為大量運(yùn)算，換言之，其具備較高的計(jì)算強(qiáng)度。在需要滿足嚴(yán)格延遲要求的環(huán)境下（例如閉回路控制），F(xiàn)PGA為首選。TILE處理器具有良好的延遲。