verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

雙向IO與IOB詳解

典型的全雙工（Full Duplex）系統(tǒng)如下圖所示，芯片1和芯片2之間有彼此獨(dú)立的數(shù)據(jù)傳輸線，這意味著芯片1和芯片2可以同時(shí)給對(duì)方發(fā)送數(shù)據(jù)而不會(huì)發(fā)生沖...

2024-09-18 標(biāo)簽：FPGA 芯片緩沖器 1846 0

FPGA入門之信號(hào)類型

Verilog HDL 的信號(hào)類型有很多種，主要包括兩種數(shù)據(jù)類型：線網(wǎng)類型(net type) 和寄存器類型（ reg type）。在進(jìn)行工程設(shè)計(jì)的過程...

2023-03-21 標(biāo)簽：寄存器數(shù)據(jù)Verilog 1845 0

使用“~”運(yùn)算符對(duì)單bit信號(hào)進(jìn)行取反

使用“~”運(yùn)算符對(duì)單bit信號(hào)進(jìn)行取反（也稱為位翻轉(zhuǎn)或反向）。

2023-11-08 標(biāo)簽：Verilog for循環(huán) 1841 0

verilog整數(shù)四則運(yùn)算的位寬考量簡(jiǎn)介

加、減使用補(bǔ)碼時(shí)，加減法可以統(tǒng)一，因而對(duì)加減不加區(qū)分，對(duì)有無符號(hào)也不加以區(qū)分。

2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)Verilog 1831 0

分享下SpinalHDL中SpinalConfig中的三項(xiàng)參數(shù)

當(dāng)我們采用SpinalSystemVerilog(demo0())的方式生成RTL代碼時(shí)其生成的代碼風(fēng)格

2023-02-08 標(biāo)簽：DDR Verilog RTL 1831 0

Systemverilog event的示例

event是SystemVerilog語言中的一個(gè)強(qiáng)大特性，可以支持多個(gè)并發(fā)進(jìn)程之間的同步。

2022-10-17 標(biāo)簽：Verilog System 數(shù)據(jù)類型 1818 0

FPGA設(shè)計(jì)中的反饋路徑可以怎么優(yōu)化呢？

在FPGA設(shè)計(jì)中，我們可能會(huì)碰到這樣的路徑，如下圖所示。圖中兩個(gè)輸入數(shù)據(jù)為64位，寄存一拍后給到二選一MUX的數(shù)據(jù)輸入端

2023-03-24 標(biāo)簽：FPGA設(shè)計(jì)寄存器 Verilog 1815 0

vcs實(shí)用技巧

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉(zhuǎn)化為C文件，在linux下編譯生成的可執(zhí)行文./simv即...

2023-10-25 標(biāo)簽：Linux 仿真器 Verilog 1812 0

淺談Verilog中casex語句

代碼如下，大家看到這個(gè)代碼有什么體會(huì)？綜合會(huì)有什么Warning？

2023-12-07 標(biāo)簽：仿真 Verilog 代碼 1801 0

systemverilog bins是如何去定義的

功能覆蓋率覆蓋的就是一個(gè)個(gè)的coverpoint bins（不同的變量），對(duì)于一個(gè)8bit addr，那么默認(rèn)的bins就是8‘h00~8’hFF，當(dāng)然...

2022-09-26 標(biāo)簽：Verilog 變量 1801 0

Verilog的設(shè)計(jì)方法介紹

Verilog 的設(shè)計(jì)多采用自上而下的設(shè)計(jì)方法（top-down）。即先定義頂層模塊功能，進(jìn)而分析要構(gòu)成頂層模塊的必要子模塊；

2023-05-29 標(biāo)簽：fpga 寄存器 Verilog 1789 0

Verilog UDPs的語法說明

User-defined primitives (UDPs) 翻譯過來就是用戶自定義原語，常常用于構(gòu)建組合邏輯模型和時(shí)序邏輯模型。

2023-09-13 標(biāo)簽：寄存器仿真 Verilog 1773 0

SystemVerilog在硬件設(shè)計(jì)部分有哪些優(yōu)勢(shì)

談到SystemVerilog，很多工程師都認(rèn)為SystemVerilog僅僅是一門驗(yàn)證語言，事實(shí)上不只如此。傳統(tǒng)的Verilog和VHDL被稱為HDL...

2023-10-19 標(biāo)簽：Verilog System HDL 1770 0

在驗(yàn)證環(huán)境中開發(fā)Checks和Coverage的步驟

Checks和coverage是覆蓋率驅(qū)動(dòng)的驗(yàn)證流程的關(guān)鍵。在驗(yàn)證環(huán)境中，Checks和coverage可以被定義在多個(gè)位置。

2023-06-12 標(biāo)簽：Verilog UVM DUT 1761 0

基于FPGA實(shí)現(xiàn)數(shù)碼管顯示

本文介紹數(shù)碼管顯示譯碼基本工作原理及Verilog HDL驅(qū)動(dòng)代碼編寫，進(jìn)一步熟練掌握FPGA入門基礎(chǔ)知識(shí)。

2024-10-24 標(biāo)簽：FPGA 顯示屏 Verilog 1755 0

Testbench的基本組成和設(shè)計(jì)規(guī)則

??對(duì)于小型設(shè)計(jì)來說，最好的測(cè)試方式便是使用TestBench和HDL仿真器來驗(yàn)證其正確性。一般TestBench需要包含這些部分：實(shí)例化待測(cè)試設(shè)計(jì)、使...

2023-09-01 標(biāo)簽：fpga 仿真器 Verilog 1754 0

FPGA流水燈的設(shè)計(jì)流程

完成項(xiàng)目需求分析、電路圖分析以及方案設(shè)計(jì)后，接下來可以進(jìn)行FPGA設(shè)計(jì)了。如果用戶的計(jì)算機(jī)已安裝云源軟件GOWIN FPGA Designer，雙擊桌面...

2022-10-13 標(biāo)簽：fpga led Verilog 1753 0

仿真時(shí)為什么頂層不例化

示例中，在頂層top_tb中例化了兩個(gè)module（h1和h2），例化名分別是top_tb和u2，其中h1中又例化了h2，也就是h2在頂層top_tb和...

2023-04-28 標(biāo)簽：仿真 Verilog 變量 1735 0

基本邏輯電路、時(shí)序電路、組合電路設(shè)計(jì)

從今天開始新的一章-Circuits，包括基本邏輯電路、時(shí)序電路、組合電路等。

2022-10-10 標(biāo)簽：邏輯電路組合電器 Verilog 1729 0

D鎖存器的基本實(shí)現(xiàn)

在Verilog HDL中實(shí)現(xiàn)鎖存器（Latch）通常涉及對(duì)硬件描述語言的基本理解，特別是關(guān)于信號(hào)如何根據(jù)控制信號(hào)的變化而保持或更新其值。鎖存器與觸發(fā)器...

2024-08-30 標(biāo)簽：Verilog 鎖存器觸發(fā)器 1709 0

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Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
AD10

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識(shí)別

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FPGA開發(fā)板

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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語音交互

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PCB封裝庫

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AD09

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PDN

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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Protel 99 se

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candence

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面包板

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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時(shí)鐘源

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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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