完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>
標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
文章:1672個(gè) 瀏覽:124799次 帖子:5355個(gè)
Vivado使用技巧分享:OOC綜合技術(shù)運(yùn)行流程
創(chuàng)建綜合運(yùn)行 一個(gè)“運(yùn)行(run)”是指定義和配置設(shè)計(jì)在綜合過(guò)程中的各方面,包括:使用 的Xilinx器件、應(yīng)用的約束集、啟動(dòng)單個(gè)或多個(gè)綜合的選項(xiàng)、控制...
基于XilinxVirtex?-6FPGA 11.18 Gbps收發(fā)器的高速互操作性
AFBR-703SDZ收發(fā)器是Avago的SFP + SR系列的一部分。AFBR-701ASDZ是其SFP + LR系列的一部分。本應(yīng)用筆記介紹了Ava...
Vivado UltraFast設(shè)計(jì)方法中文版講解
這個(gè)培訓(xùn)將會(huì)深度介紹適于Xililnx 可編程門陣列的HDL代碼風(fēng)格, 產(chǎn)生和驗(yàn)證時(shí)序約束的正確方法, 和如何利用分析和布局規(guī)劃工具分配時(shí)鐘和管腳,產(chǎn)生...
如何使用 AXI Interrupt Controller完成含超16次中斷的布線
本文主要講解在 PL 中從 IP 核到 PS 之間需要完成含超 16 次中斷的布線的情況下,該如何使用 AXI Interrupt Controller...
賽靈思7系列FPGA產(chǎn)品通過(guò)采用新的工藝和新的架構(gòu)方式,成功將產(chǎn)品的功耗顯著降低。7系列FPGA產(chǎn)品的實(shí)測(cè)功耗與上一代產(chǎn)品相比,降低了約一半。采用臺(tái)積電...
AIX(artificial intelligence aXellerator)是韓國(guó)SK公司為語(yǔ)音識(shí)別提供的一個(gè)解決方案,應(yīng)用于微軟的開源語(yǔ)音識(shí)別框架...
2020-11-14 標(biāo)簽:加速器Xilinx語(yǔ)音識(shí)別 4684 0
大量數(shù)據(jù)爆發(fā),Xilinx FPGA怎么提高數(shù)據(jù)傳輸速率?
或許,你會(huì)認(rèn)為DPDK(Data Plan Development Kit)是一個(gè)應(yīng)用在網(wǎng)絡(luò)應(yīng)用層上的高速數(shù)據(jù)傳輸標(biāo)準(zhǔn);或許,你認(rèn)為DPDK是Intel...
基于FPGA的嵌入式系統(tǒng)的設(shè)計(jì)
隨著FPGA技術(shù)的迅速發(fā)展,可編程片上系統(tǒng)(SOPC)作為一種特殊的嵌入式微處理器系統(tǒng),融合了SoC和FPGA 各自的優(yōu)點(diǎn),并具備軟硬件在系統(tǒng)可編程、可...
Xilin新推出小型產(chǎn)品的Artix-7 FPGA,我們將向大家講解:Artix-7 DSP性能演示。
很多工程師在使用Xilinx開發(fā)板時(shí)都注意到了一個(gè)問(wèn)題,就是開發(fā)板中將LVDS的時(shí)鐘輸入(1.8V電平)連接到了VCCO=2.5V或者3.3V的Bank...
透過(guò)設(shè)計(jì)實(shí)例揭秘FPGA電源的N個(gè)考慮事項(xiàng)
本文分析了針對(duì)FPGA的電源要求,提供了關(guān)于如何將其放在PCB上和放在什么位置的指導(dǎo),并通過(guò)一個(gè)設(shè)計(jì)示例讓讀者熟悉設(shè)計(jì)步驟,設(shè)計(jì)當(dāng)中FPGA所在的系統(tǒng)由...
基于Xilinx Spartan-6 FPGA加速紋理映射的實(shí)現(xiàn)
采用Spartan-6 FPGA加速紋理映射:這種要求嚴(yán)苛的圖形流程曾經(jīng)是定制ASIC內(nèi)核的應(yīng)用,而如今卻成為低成本FPGA的天下。 作為一種以 FPG...
WP_492 出色的計(jì)算密集型系統(tǒng)開發(fā)平臺(tái)
點(diǎn)擊“閱讀原文”,可下載完整的中文版 WP492
2017-09-21 標(biāo)簽:Xilinx 4639 0
比較 Xilinx? Virtex?-7FPGA GTH收發(fā)器和Altera Stratix V GX收發(fā)器的均衡能力
設(shè)計(jì)人員呼吁提升10G+ 芯片到芯片和背板性能, 依賴接收機(jī)均衡來(lái)補(bǔ)償信號(hào)失真。觀看視頻, 并排比較 Xilinx? Virtex?-7 FPGA GT...
Vivado是Xilinx推出的可編程邏輯設(shè)備(FPGA)軟件開發(fā)工具套件,提供了許多TCL命令來(lái)簡(jiǎn)化流程和自動(dòng)化開發(fā)。本文將介紹在Vivado中常用的...
SMC主機(jī)接口模塊設(shè)計(jì)導(dǎo)入Xilinx環(huán)境
SMC主機(jī)接口模塊可輕松將通過(guò)Synphony模型編譯器創(chuàng)建的設(shè)計(jì)集成在賽靈思嵌入式平臺(tái)中。 Synphony模型編譯器(SMC)是一款Synphony...
Vivado環(huán)境下如何在IP Integrator中正確使用HLS IP
介紹如何設(shè)計(jì)HLS IP,并且在IP Integrator中使用它來(lái)作一個(gè)設(shè)計(jì)——這里生成兩個(gè)HLS blocks的IP,并且在一個(gè)FFT(Xilinx...
FPGA設(shè)計(jì)中為什么自適應(yīng)均衡器是收發(fā)器設(shè)計(jì)關(guān)鍵的兩大原因
在,大家都認(rèn)為串行鏈路的構(gòu)建難度大,尤其是對(duì)10Gb以上的系統(tǒng),您必須解決系統(tǒng)中的插入損耗,反射串?dāng)_以及各種噪聲,賽靈思剛好可以彌補(bǔ)您提到的這些缺陷。
利用 AccelDSP 和 System Generator for DSP? 加快 FPGA 設(shè)計(jì)
此次為期30分鐘的視頻演示介紹了 Xilinx 提供的 DSP 設(shè)計(jì)工具。我們從帶有浮點(diǎn) MATLAB? 算法的 AccelDSP? 著手,并且與測(cè)試平...
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語(yǔ)言教程專題
電機(jī)控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動(dòng)駕駛 | TI | 瑞薩電子 |
BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
無(wú)刷電機(jī) | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
直流電機(jī) | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
步進(jìn)電機(jī) | SPWM | 充電樁 | IPM | 機(jī)器視覺(jué) | 無(wú)人機(jī) | 三菱電機(jī) | ST |
伺服電機(jī) | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國(guó)民技術(shù) | Microchip |
Arduino | BeagleBone | 樹莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
DuerOS | Brillo | Windows11 | HarmonyOS |