CPU是計(jì)算機(jī)的核心部件，由運(yùn)算器、控制器、寄存器組和內(nèi)部總線等部分組成。常見(jiàn)的x86架構(gòu)CPU核心數(shù)相對(duì)較少，一般在8 - 32核左右，主要是為了解決復(fù)雜的邏輯運(yùn)算和順序執(zhí)行指令的任務(wù)。它在處理單線程任務(wù)時(shí)效率很高，能夠快速執(zhí)行復(fù)雜的指令集，例如進(jìn)行數(shù)學(xué)計(jì)算、程序的流程控制等操作。

GPU最初是為了圖形渲染而設(shè)計(jì)的，其架構(gòu)與CPU有很大不同，采用了大規(guī)模并行架構(gòu)。以英偉達(dá)的CUDA架構(gòu)為例，它擁有成千上萬(wàn)個(gè)CUDA核心，這些核心可以同時(shí)處理多個(gè)任務(wù)。例如，在深度學(xué)習(xí)中，GPU可以加速神經(jīng)網(wǎng)絡(luò)的訓(xùn)練過(guò)程，因?yàn)樯窠?jīng)網(wǎng)絡(luò)的訓(xùn)練涉及大量的矩陣運(yùn)算，這些運(yùn)算可以并行處理，GPU的并行架構(gòu)能夠大大縮短訓(xùn)練時(shí)間。近兩年，GPU也成為EDA（電子設(shè)計(jì)自動(dòng)化）加速的技術(shù)熱點(diǎn)。

在數(shù)字SoC芯片的設(shè)計(jì)和實(shí)現(xiàn)中，為了達(dá)到功能、性能、功耗和面積目標(biāo)，芯片設(shè)計(jì)者通常需要進(jìn)行多輪次的迭代和優(yōu)化。數(shù)字后端實(shí)現(xiàn)環(huán)節(jié)由于涉及的數(shù)據(jù)規(guī)模龐大且迭代次數(shù)多，基于CPU的計(jì)算耗時(shí)相當(dāng)長(zhǎng)。一般來(lái)說(shuō)，一個(gè)后端設(shè)計(jì)大概需要半年左右的時(shí)間，以一個(gè)10M Instance規(guī)模的模塊設(shè)計(jì)為例，基于常見(jiàn)的x86_64架構(gòu)、16核×128CPU、2.8G主頻的服務(wù)器運(yùn)行數(shù)字后端各項(xiàng)任務(wù)，每輪時(shí)長(zhǎng)大約為：布局（Place）75小時(shí)、時(shí)鐘樹綜合（CTS）45小時(shí)、時(shí)鐘優(yōu)化（CTSopt）45小時(shí)、布線（Route）35小時(shí)、布線優(yōu)化（RouteOpt）60小時(shí)。如果能夠有效利用GPU的并行計(jì)算能力，將對(duì)芯片設(shè)計(jì)的加速非常有幫助。

芯行紀(jì)自主研發(fā)的新一代數(shù)字實(shí)現(xiàn)解決方案，通過(guò)適配GPU的環(huán)境，使用GPU為自研布局布線軟件AmazeSys進(jìn)行了加速，并且獲得了可觀的加速效果。以下是一個(gè)基于1.35M Instance設(shè)計(jì)的GPU加速實(shí)例，運(yùn)行方案如下：

僅使用CPU，啟用31個(gè)CPU線程

使用CPU和GPU，啟用31個(gè)CPU線程和1個(gè)GPU (3584 CUDA cores)

圖1：機(jī)器配置

從圖2可以看到，通過(guò)啟用1個(gè)GPU，placement各個(gè)主要階段得到了5到20倍不等的加速比。

圖2：Placement過(guò)程中的加速比

從圖3可以看到，使用兩種方案的wire length基本持平， GPU加速時(shí)雖然overflow略有增加，但總體獲得了9.1倍加速的效果。并且，當(dāng)GPU數(shù)量增加、性能增強(qiáng)，加速比也將會(huì)繼續(xù)增大。

圖3：使用GPU加速的結(jié)果

數(shù)字布局布線涉及的串行計(jì)算相對(duì)較多，但每一個(gè)環(huán)節(jié)只要能夠有并行的可能的情況下，提前考慮算法以及GPU環(huán)境的匹配，是能夠?qū)崿F(xiàn)加速可能性的。GPU加速對(duì)數(shù)字電路的后端設(shè)計(jì)而言，屬于EDA工具研發(fā)中的新挑戰(zhàn)。芯行紀(jì)AmazeSys數(shù)字布局布線軟件適配GPU硬件加速技術(shù)，為設(shè)計(jì)者縮短設(shè)計(jì)周期、加速設(shè)計(jì)創(chuàng)新提供了新的途徑。

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