Chiplet與先進(jìn)封裝的結(jié)合

Chiplet和先進(jìn)封裝通常是互為補(bǔ)充的。Chiplet技術(shù)使得復(fù)雜芯片可以通過(guò)多個(gè)相對(duì)較小的模塊來(lái)實(shí)現(xiàn)，而先進(jìn)封裝則提供了一種高效的方式來(lái)將這些模塊集成到一個(gè)封裝中。通過(guò)這種組合，設(shè)計(jì)師可以在不需要完全重新設(shè)計(jì)每個(gè)組件的情況下，輕松地實(shí)現(xiàn)芯片的定制化、升級(jí)以及性能優(yōu)化。例如，某些應(yīng)用可能需要特定的高帶寬內(nèi)存（HBM）或?qū)Ｓ眉铀倨鳎ㄈ?a href="http://www.www27dydycom.cn/tags/ai/" target="_blank">AI加速器），這些可以作為獨(dú)立的Chiplet與主處理器Chiplet共同組成系統(tǒng)。在封裝級(jí)別，設(shè)計(jì)者使用先進(jìn)封裝技術(shù)，將這些Chiplet通過(guò)高密度互聯(lián)（如微凸點(diǎn)、硅通孔、封裝內(nèi)光互聯(lián)等）連接起來(lái)，從而優(yōu)化整體性能、帶寬和功耗。

EDA工具面臨的挑戰(zhàn)

隨著Chiplet和先進(jìn)封裝技術(shù)的廣泛應(yīng)用，EDA工具在設(shè)計(jì)、驗(yàn)證、優(yōu)化這些新型結(jié)構(gòu)時(shí)面臨著一系列挑戰(zhàn)。

設(shè)計(jì)復(fù)雜性增加

Chiplet和先進(jìn)封裝設(shè)計(jì)的一個(gè)顯著特點(diǎn)是其設(shè)計(jì)復(fù)雜性的大幅提升。每個(gè)Chiplet內(nèi)部都有獨(dú)立的電路設(shè)計(jì)和功能，設(shè)計(jì)者需要考慮如何將這些獨(dú)立的模塊組合起來(lái)，以實(shí)現(xiàn)最佳的性能和功耗。與此同時(shí)，封裝層面的設(shè)計(jì)（包括互連、散熱、信號(hào)完整性等）也增加了額外的挑戰(zhàn)。EDA工具需要支持這種多層次的、跨模塊的設(shè)計(jì)過(guò)程，而不僅僅是單一的芯片設(shè)計(jì)。這就需要EDA工具支持多物理場(chǎng)協(xié)同仿真，需同時(shí)分析電、熱、力（應(yīng)力）耦合效應(yīng)。

互聯(lián)和帶寬的優(yōu)化

Chiplet之間的互連是其設(shè)計(jì)中至關(guān)重要的一環(huán)。不同的Chiplet需要高效、低延遲的互聯(lián)，以保證整體系統(tǒng)的性能。傳統(tǒng)的EDA工具通常集中在單一芯片內(nèi)部的布線和互連上，但在Chiplet架構(gòu)中，EDA工具不僅需要考慮單一芯片的信號(hào)完整性，還需要處理模塊之間的互聯(lián)設(shè)計(jì)、帶寬規(guī)劃以及信號(hào)傳輸?shù)臅r(shí)序問(wèn)題。為了支持這種需求，EDA工具需要具備跨模塊的信號(hào)仿真和帶寬分析能力。從納米級(jí)晶體管到厘米級(jí)封裝的全鏈路仿真，要求EDA工具支持電磁場(chǎng)求解器與電路仿真的聯(lián)合優(yōu)化。

封裝層級(jí)設(shè)計(jì)與優(yōu)化

傳統(tǒng)EDA工具通常僅關(guān)注芯片級(jí)設(shè)計(jì)，而在Chiplet與先進(jìn)封裝架構(gòu)下，設(shè)計(jì)和優(yōu)化的范圍擴(kuò)展到了封裝層級(jí)。封裝不僅需要支持Chiplet間的電氣連接，還要考慮到散熱、機(jī)械結(jié)構(gòu)、功耗、尺寸限制等多方面的因素。這要求EDA工具在設(shè)計(jì)初期就能進(jìn)行封裝級(jí)的電氣、熱、機(jī)械等多物理場(chǎng)仿真，并提供針對(duì)性的優(yōu)化方案。同時(shí)由于當(dāng)前UCIe（通用Chiplet互連標(biāo)準(zhǔn)）尚未完全普及，EDA工具需支持自定義互連協(xié)議驗(yàn)證。

多種制造工藝和異構(gòu)集成

在Chiplet設(shè)計(jì)中，每個(gè)模塊可能使用不同的制造工藝（例如，處理器模塊使用先進(jìn)的FinFET工藝，而存儲(chǔ)模塊可能使用不同的工藝），并且不同的模塊需要通過(guò)異構(gòu)集成來(lái)連接。不同工藝節(jié)點(diǎn)的Chiplet需統(tǒng)一DRC，EDA工具需要支持這種工藝多樣性，并能夠在不同工藝之間進(jìn)行有效的互操作性分析和優(yōu)化。此外，異構(gòu)集成還要求EDA工具能夠處理不同模塊之間的電氣、熱管理和機(jī)械對(duì)接問(wèn)題。

驗(yàn)證與測(cè)試的挑戰(zhàn)

Chiplet架構(gòu)的引入使得驗(yàn)證工作變得更加復(fù)雜。傳統(tǒng)的SoC設(shè)計(jì)驗(yàn)證方法可能不適用于Chiplet系統(tǒng)，因?yàn)轵?yàn)證過(guò)程需要涉及到不同模塊之間的交互，以及跨模塊的接口驗(yàn)證。此外，由于多個(gè)廠商可能提供不同的Chiplet，確保這些模塊之間的兼容性和協(xié)同工作變得更加困難。EDA工具需要支持跨廠商、多模塊的驗(yàn)證，并能夠處理復(fù)雜的接口標(biāo)準(zhǔn)和協(xié)議。

功耗和散熱的管理

在Chiplet和先進(jìn)封裝的設(shè)計(jì)中，功耗管理和散熱設(shè)計(jì)是至關(guān)重要的。Chiplet間互連功耗可能占系統(tǒng)總功耗15%以上，需動(dòng)態(tài)電壓頻率調(diào)整算法支持，并且每個(gè)Chiplet可能具有不同的功耗特性，而它們?cè)诩傻椒庋b中的時(shí)候，散熱成為一個(gè)不容忽視的問(wèn)題。EDA工具需要提供有效的功耗估算和熱分析工具，以幫助設(shè)計(jì)者優(yōu)化整體系統(tǒng)的能效和熱管理，避免出現(xiàn)過(guò)熱導(dǎo)致的性能下降或失效。

總結(jié)

Chiplet與先進(jìn)封裝的結(jié)合正重塑半導(dǎo)體產(chǎn)業(yè)模式，而EDA工具需突破傳統(tǒng)邊界，向多物理場(chǎng)、高自動(dòng)化、全鏈路協(xié)同的方向演進(jìn)。為了應(yīng)對(duì)這些挑戰(zhàn)，EDA工具必須不斷進(jìn)化，提供更強(qiáng)的跨模塊設(shè)計(jì)、優(yōu)化、驗(yàn)證以及仿真能力，同時(shí)支持異構(gòu)集成和多廠商協(xié)作。巨霖科技將圍繞Chiplet產(chǎn)業(yè)，就先進(jìn)封裝（2.5D，3D）技術(shù)提供一個(gè)覆蓋全流程的EDA仿真平臺(tái)，該平臺(tái)提供完整的包括3DIC設(shè)計(jì)、SI/PI/多物理場(chǎng)分析的解決方案。