LV/HV P-Well BCD技術(shù)的芯片與制程剖面結(jié)構(gòu)

LV/HV P-Well BCD技術(shù)能夠?qū)崿F(xiàn)低壓 5 V 與高壓 100～700 V（或更高）兼容的 BCD 工藝。為了便于高低壓 MOS 器件兼容集成，采用源區(qū)為硼磷雙擴(kuò)散形成溝道的具有漂移區(qū)的偏置柵結(jié)構(gòu)的 HV LDMOS 器件。改變漂移區(qū)的長度，寬度，結(jié)深度以及摻雜濃度等可以得到不同的高電壓。采用 MOS 集成電路芯片結(jié)構(gòu)設(shè)計(jì)﹑工藝與制造技術(shù)，依該技術(shù)得到了芯片制程結(jié)構(gòu)。

1 制造技術(shù)的整合

LV/HV P-Well BCD[B] 制造工藝能夠?qū)崿F(xiàn)低壓 5V 與高壓 100～700 V 范圍（或更高）兼容的工藝技術(shù)，即以 LV P-Well BiCMOS[B] 芯片與制程結(jié)構(gòu)[1]為基礎(chǔ)，引入源區(qū)作異型雙擴(kuò)散，在溝道和漏極之間具有場氧化層（F-Ox），形成適合于 HV 要求的漏漂移區(qū)的器件工藝，以制得 HV LDMOS 的兼容技術(shù)，實(shí)現(xiàn)同一硅襯底上形成 LV CMOS﹑LV 雙極型以及 HV LDMOS 等器件，并使之互連，以實(shí)現(xiàn) LV/HV 兼容 BCD 技術(shù)。改變漂移區(qū)的長度，寬度，結(jié)深度，摻雜濃度等可以得到不同的高壓。實(shí)際上，把 HV LDMOS 器件引入 LV BiCMOS[B] 集成電路中，使之整合于一體。因此，制造工藝復(fù)雜，兼容了雙極，CMOS，DMOS 的工藝技術(shù)。

HV LDMOS 與偏置柵 MOS 結(jié)構(gòu)相同點(diǎn)都是偏置柵，長的漂移區(qū)，而不同點(diǎn) LDMOS 源區(qū)作異型雙擴(kuò)散，具有短的溝道，驅(qū)動(dòng)能力大。

LV/HV 兼容 BCD 工藝有許多種，可以分成兩類：一類 LV/HV P-Well BCD[C] 工藝技術(shù)[2]；另一類以 LV BiCMOS[B] 工藝為基礎(chǔ)，引入 HV LDMOS 工藝，以制得 HV LDMOS 的兼容技術(shù)，并以 LV/HV P-Well BCD[B] 來表示。這種技術(shù)可分成兩種不同結(jié)構(gòu)：HV LDMOS 和 HV VDMOS?，F(xiàn)先敘述前一種結(jié)構(gòu)。在 LV/HV P-Well BCD[B] 技術(shù)（1）芯片結(jié)構(gòu)與制程中，采用 HV LDMOS 結(jié)構(gòu)。

為了描繪出雙極型與 CMOS/LDMOS 器件兼容集成的 LV/HV P-Well BCD[B] 技術(shù)（1）制程結(jié)構(gòu)，本文應(yīng)用芯片結(jié)構(gòu)技術(shù)[2]，可以得到芯片剖面結(jié)構(gòu)。并利用計(jì)算機(jī)和它所提供的軟件，可以得到芯片制程中各個(gè)工序剖面（或平面/剖面）結(jié)構(gòu)。依照各個(gè)工序的先后次序互相連接起來，可以得到制程剖面（或平面/剖面）結(jié)構(gòu)。該結(jié)構(gòu)的示意圖直觀顯示出 LV/HV P-Well BCD[B] 技術(shù)（1）制程中芯片表面﹑內(nèi)部器件以及互連的形成過程和結(jié)構(gòu)的變化。

2 芯片剖面結(jié)構(gòu)

應(yīng)用芯片結(jié)構(gòu)技術(shù)[2]，使用計(jì)算機(jī)和它所提供的軟件，可以得到 LV/HV P-Well BCD[B]技術(shù)（1）芯片典型剖面結(jié)構(gòu)。首先由設(shè)計(jì)人員在電路中找出各種典型元器件：LV NMOS，LV PMOS，LV NPN（縱向）， LV PNP（橫向）以及 HV LDNMOS。然后由制造人員對(duì)這些元器件進(jìn)行剖面結(jié)構(gòu)設(shè)計(jì)，選取剖面結(jié)構(gòu)各層統(tǒng)一適當(dāng)?shù)某叽绾筒煌臉?biāo)識(shí)，表示制程中各工藝完成后的層次，設(shè)計(jì)得到可以互相拼接得很好的各元器件結(jié)構(gòu)（或在元器件結(jié)構(gòu)庫中選?。?，分別如圖 1 [A]﹑[B]﹑[C]﹑[D]以及 [E] 所示（不要把它們看作連接在一起）。最后把各元器件結(jié)構(gòu)依一定方式排列并拼接起來，構(gòu)成芯片剖面結(jié)構(gòu)，圖 1A 為其示意圖。以該結(jié)構(gòu)為基礎(chǔ)，消去 LV PNP，引入 Poly 電阻和場區(qū)電容，改變 NPN 結(jié)構(gòu)，得到如圖 1B 結(jié)構(gòu)。如果引入不同于圖 1 中的單個(gè)或多個(gè)元器件結(jié)構(gòu)或?qū)ζ渲性骷Y(jié)構(gòu)進(jìn)行改變，則可得到多種不同結(jié)構(gòu)。選用其中與設(shè)計(jì)電路相聯(lián)系的一種結(jié)構(gòu)。下面僅對(duì)圖 1A 結(jié)構(gòu)作敘述。

3 工藝技術(shù)

電路采用 1.2 μm 設(shè)計(jì)規(guī)則，使用 LV/HV P-Well BCD[B]工藝技術(shù)（1）。該電路主要元器件﹑制造技術(shù)以及主要參數(shù)如表 1 所示。它以 LV P-Well BiCMOS[B] 制程及其所制得的元器件 [1] 為基礎(chǔ)，引入兼容偏置柵 HV LDMOS 器件工藝，最終在同一硅襯底上形成高低壓器件，并使之互連，實(shí)現(xiàn)所設(shè)計(jì)電路。該電路或各層版圖己變換為縮小的各層平面和剖面結(jié)構(gòu)圖形的 IC 芯片。如果所得到的工藝與電學(xué)參數(shù)都適合于所設(shè)計(jì)電路的要求， 則芯片功能和電氣性能都能達(dá)到設(shè)計(jì)指標(biāo)。

表 1 中參數(shù)中：高-低壓柵氧化層厚度為 THV-Gox/TLV-Gox，DP- 區(qū)結(jié)深，薄層電阻為 XjDP-/RSDP-，LDNMOS 有效溝道長度/漂移區(qū)長度為LeffLDN/LDLDN，導(dǎo)通電阻為 RON，其它參數(shù)符號(hào)與通常表示相同。

為實(shí)現(xiàn) LV/HV P-Well BCD[B] 技術(shù)（1），引入 HV LDNMOS 器件工藝，對(duì) LV P-Well BiCMOS[B] 工藝[1]作如下改變。

（1）N- 型外延層中 P-Well 推進(jìn)后，引入 11B+ 注入并推進(jìn)，生成 DP- 區(qū)，源漏摻雜后形成 N+/DP- 區(qū)為雙擴(kuò)散源，N+ 區(qū)為漏，溝道和漏之間適合于 HV 要求的長的低濃度的 N- 型外延層為漂移區(qū)。

（2）場區(qū)氧化后，在溝道與漏之間引入場氧化層，形成適合于 HV 要求的厚度和長度。

（3）腐蝕預(yù)柵氧化層后，引入厚﹑薄柵氧化膜生長。

（4）Poly 淀積并摻雜，引入刻蝕形成偏置柵結(jié)構(gòu)。上述引入這些基本工藝，使 LV P-Well BiCMOS[B] 芯片結(jié)構(gòu)和制程都發(fā)生了明顯的變化。工藝完成后，以制得 LV NMOS 與 LV PMOS [A，B]，LV NPN 和 LV PNP [C，D] 以及 HV LDNMOS，并用 LV/HV P-Well BCD [B] 技術(shù)（1）來表示。

P-Well BCD [B] 技術(shù)（1）電路電氣性能/合格率與制造各種參數(shù)密切相關(guān)，確定用于芯片制造的基本參數(shù)，如表 1 所示。

（1）工藝參數(shù)：如各種摻雜濃度及其分布，XjBLN+/XjIP+/XjDN/XjPW/XjDP-/XjN+/XjP+ 等結(jié)深，TF-Ox/THV-Gox/TLV-Gox 等氧化層厚度以及 LDLDN 等。

（2）電學(xué)參數(shù)：ULV/UHV 等 LV/HV 閾值電壓，RSBLN+/RSIP+/RSDN/RSPW/RSDP-/RSN+/RSP+ 等薄層電阻，BULVDSN/BULVDSP，BUCBO/BUCEO 等擊穿電壓，β以及 RON 等。

（3）硅襯底電阻率/外延層厚度及其電阻率等的要求，制定出各工序具體工藝條件，以保證所要求的各種參數(shù)都達(dá)到規(guī)范值，而且確保批量生產(chǎn)中電路具有高成品率，高性能以及高可靠性。

制作掩模時(shí)，通常設(shè)計(jì)者要與制造者一起來確定。如果應(yīng)用芯片結(jié)構(gòu)及其制程剖面結(jié)構(gòu)技術(shù)，則不難確定出各次光刻工序及其所用掩模的名稱﹑圖形黑白﹑正膠﹑劃片槽有無以及對(duì)準(zhǔn)層次。

由下面制程剖面結(jié)構(gòu)圖 2 中可以看出光刻工序各個(gè)層次，需要進(jìn)行 17 次光刻。因此，光刻對(duì)準(zhǔn)曝光要嚴(yán)格對(duì)準(zhǔn)﹑套準(zhǔn)，并使之在確定的誤差以內(nèi)。與 LV P-Well BiCMOS[B] 相比，增加了 1塊掩模：HV 柵氧化膜區(qū)，DP- 區(qū)是基區(qū), 并兼作PNP 集電區(qū)輕摻雜區(qū)和雙擴(kuò)散源區(qū)。

4 工藝制程

圖 1 所示的 LV/HV P-Well BCD[B] 技術(shù)（1）芯片結(jié)構(gòu)的制程是由工藝規(guī)范確定的各個(gè)基本工序﹑相互關(guān)聯(lián)以及將其按一定順序組合構(gòu)成。為實(shí)現(xiàn)此技術(shù)，在 LV BiCMOS 制程中引入上面的（1）～（4）的基本工藝，不僅增加了制造工藝，使芯片結(jié)構(gòu)發(fā)生了明顯的變化，而且改變了制程，從而實(shí)現(xiàn)了 LV/HV P-Well BCD[B] 技術(shù)（1）制程。

制程需要運(yùn)行多次氧化﹑光刻﹑雜質(zhì)擴(kuò)散﹑離子注入﹑薄膜淀積以及濺射金屬等主要工序。這些工序提供了以下工藝結(jié)構(gòu)。

（1）形成電路芯片中的各個(gè)元器件：LV NMOS，LV PMOS，LV NPN（縱向），LV PNP（橫向）以及 HV LDNMOS 等。

（2）這些電路元器件所需要的精確控制的硅中的雜質(zhì)層：BLN+，N-EPI， IP+， DN， P-Well，DP-，PF，NF， 溝道摻雜，SN-，N+Poly，N+，P+ 等。

（3）形成集成電路所需要的介質(zhì)層：F-Ox， LV/HV G-Ox，Poly-Ox，TEOS， BPSG/LTO 等。

（4）這些電路元器件連接起來形成集成電路所需要的金屬層：AlSiCu。這些按給定的順序進(jìn)行的制造步驟構(gòu)成了制程。

應(yīng)用計(jì)算機(jī)，依據(jù)芯片制造工藝中的各個(gè)工序的先后次序，把各個(gè)工序互相連接起來，可以得到 LV/HV P-Well BCD[B] 技術(shù)（1）制程。該制程由各工序所組成，而工序則由各工步所組成來實(shí)現(xiàn)。根據(jù)設(shè)計(jì)電路的電氣特性要求，選擇工藝規(guī)范號(hào)和工藝序號(hào)，以便得到所需要的工藝和電學(xué)參數(shù)。

為了直觀地顯示出制程中芯片表面﹑內(nèi)部元器件以及互連的形成過程和結(jié)構(gòu)的變化，藉助圖 1 芯片剖面結(jié)構(gòu)和制造的各個(gè)工序，利用芯片結(jié)構(gòu)技術(shù)，使用計(jì)算機(jī)和它所提供的軟件，可以描繪出芯片制程中各個(gè)工序剖面結(jié)構(gòu)，依照各個(gè)工序的先后次序互相連接起來，可以得到 LV/HV P-Well BCD[B] 技術(shù)（1）制程剖面結(jié)構(gòu)，圖 2 為其示意圖。

（1）襯底材料 P-Si<100>，初始氧化（Init-Ox）（1），光刻 BLN+ 埋層， 腐蝕SiO2， BLN+ 區(qū)氧化（BLN+-Ox）， 121Sb+注入，如圖 2-1 所示。

（2）注入退火，BLN+ 區(qū)推進(jìn)/氧化，腐蝕凈 SiO2，N- 型外延（N-EPI），初始氧化（Init-Ox）（2），光刻隔離區(qū)（IP+），腐蝕SiO2， 隔離區(qū)氧化（IP+ -Ox），11B+ 注入，如圖 2-2 所示。

（3）注入退火，隔離區(qū)（IP+）推進(jìn)/氧化，光刻 DN 區(qū)，腐蝕 SiO2， DN 區(qū)氧化（DN-Ox），31P+ 注入，如圖 2-3 示。

（4）注入退火，DN 區(qū)推進(jìn)/氧化，光刻P-Well 區(qū)，腐蝕 SiO2， P-Well 區(qū)氧化（PW- Ox），11B+ 注入，如圖 2-4。

（5）注入退火，P-Well 推進(jìn)/氧化，光刻 DP- 區(qū)，腐蝕 SiO2， DP- 區(qū)氧化（DP- -Ox），11B+ 注入，如圖 2-5 所示。

（6）注入退火，DP- 區(qū)推進(jìn)/氧化，腐蝕凈SiO2， 基底氧化（Pad-Ox），Si3N4 淀積，光刻有源區(qū)，刻蝕 Si3N4，如圖 2-6示。

（7）光刻 P 場區(qū)（PF），11B+ 注入，如圖 2-7 所示。

（8）光刻 N 場區(qū)（NF），31P+ 注入，如圖2-8 所示。

（9）注入退火, 場區(qū)氧化（F-Ox）如圖 2-10 。

（10）三層（SiON/Si3N4/SiO2）腐蝕，預(yù)柵氧化（Pre-Gox）， 光刻 LV P 溝道區(qū)，11B+ 注入，如圖 2-10 所示。

（11）腐蝕預(yù)柵氧化，注入退火，HV 柵氧化（HV-Gox），光刻 HV 柵氧化層，腐蝕 SiO2，LV 柵氧化（LV-Gox），如圖 2-11 所示。

（12） Poly 淀積，POCl3 摻雜，光刻 Poly，刻蝕 Poly/SiO2，如圖 2-12 所示。

（13）源漏氧化（S/D-Ox），光刻 NLDD 區(qū)，31P+ 注入（Poly 注入未標(biāo)出），如圖 2-13 所示。

（14）注入退火，形成 SN- 區(qū)，TEOS 淀積/致密，刻蝕形成 TEOS 側(cè)墻，源漏氧化（S/D-Ox），如圖 2-14 所示。

（15）光刻 N+ 區(qū)，75As+ 注入（Poly 注入未標(biāo)出），如圖 2-15 所示。

（16）光刻 P+ 區(qū)，49BF2+ 注入（Poly 注入未標(biāo)出），如圖 2-16 所示。

（17） LTO/BPSG 淀積，流動(dòng)/注入退火，形成P+﹑N+SN- 區(qū)（圖中未標(biāo)出 SN-），光刻接觸孔，腐蝕， 刻蝕 BPSG/LTO/SiO2，如圖 2-17 所示。

（18）濺射金屬（Metal），光刻金屬， 刻蝕ALSiCu， 如圖 2-19 所示。

LV/HV P-Well BCD[B]技術(shù)（1）制程的主要特點(diǎn)匯總?cè)缦隆?/p>

（1）LV BiCMOS[B] 中的 LV NPN 基區(qū)和 LV PNP 集電區(qū)中的輕摻雜區(qū)的與 HV LDNMOS 雙擴(kuò)散源區(qū)中的 DP- 區(qū)都是同時(shí)形成，具有相同的結(jié)深和濃度。

（2）LV PNP 的發(fā)射區(qū)/集電區(qū)和 LV NPN 基區(qū)接觸的 P+ 摻雜， 同時(shí)在 N- 外延層中形成源區(qū)和漏區(qū)，以制得 LV PMOS。

（3）LV NPN 的發(fā)射區(qū)/集電區(qū)和 LV PNP 的基區(qū)接觸的 N+ 摻雜。① 同時(shí)在 P-Well 中形成源區(qū)和漏區(qū)， 以制得 LV NMOS。② 同時(shí)在 N- 外延層中 形成雙擴(kuò)散源區(qū)和漏區(qū)，且在溝道和漏區(qū)之間具有場氧化層（F-Ox），以制得 HV LDNMOS，而雙擴(kuò)散源區(qū)中的 DP- 區(qū)是在 N- 外延層中作 11B+ 注入形成的。

（4）LV BiCMOS[B] 中的柵氧化改變?yōu)楹駯叛趸どL，使用增加一次掩模，并先作腐蝕，得到高壓厚柵氧化膜。然后，接著氧化，以形成低壓柵氧化膜。

5 結(jié)語

制程中使用了 17 次掩模，各次光刻確定了 LV/HV P-Well BCD[B] 技術(shù)（1）芯片各層平面結(jié)構(gòu)與橫向尺寸。工藝完成后確定了以下參數(shù)。

（1）芯片各層平面結(jié)構(gòu)與橫向尺寸。

（2）剖面結(jié)構(gòu)與縱向尺寸。

（3）硅中的雜質(zhì)濃度﹑分布及其結(jié)深。

（4）電路功能和電氣性能等。

芯片結(jié)構(gòu)及其尺寸和硅中雜質(zhì)濃度及其結(jié)深是制程的關(guān)鍵。它們不僅與 HV 器件下列參數(shù)相關(guān)。

（1）HV LDNMOS N+/DP- 結(jié)深度﹑摻雜濃度和 N-EPI 漂移區(qū)的長度﹑結(jié)深度﹑摻雜濃度。

（2）HV DMOS 溝道和漏極之間形成場氧化層（F-Ox）厚度及其長度。

（3）HV 柵氧化層厚度。

（4）器件承受的高壓﹑低的導(dǎo)通電阻以及閾值電壓等有關(guān)。

而且與 LV 器件下列參數(shù)相關(guān)。

（1）CMOS 工藝參數(shù)（P-Well 深度及其薄層電阻，各介質(zhì)層和柵氧化層厚度，有效溝道長度，源漏結(jié)深度及其薄層電阻等）及其電學(xué)參數(shù)（閾值電壓，源漏擊穿電壓，以及跨導(dǎo)等）。

（2）雙極型工藝參數(shù)（埋層/隔離/發(fā)射區(qū)的結(jié)深度及其薄層電阻，基區(qū)寬度及其薄層電阻，外延層電阻率及其厚度等）及其電學(xué)參數(shù)（fT﹑β﹑BUceo﹑以及 BUcbo 等）有關(guān)。這些參數(shù)如表1所示。CMOS 與雙極型的這些參數(shù)之間必須進(jìn)行折衷并優(yōu)化，以達(dá)到互相匹配。