PS端QSPI flash 存儲，PS端 SD卡，Emmc存儲，PL端連接2路 AD 2片ADS5474芯片PL端連接2路DA，1片DAC5672APL端擴(kuò)展8路 I/O， 4個(gè)LED指示燈硬件、設(shè)計(jì)工
2020-12-08 15:12:32
的設(shè)計(jì)與實(shí)現(xiàn)第四篇：ESP32-CAM創(chuàng)建熱點(diǎn)構(gòu)成并發(fā)式DNS服務(wù)器文章目錄ESP32-CAM ArduinoIDE開發(fā)系列文章目錄前言一、ESP32-CAM創(chuàng)建熱點(diǎn)構(gòu)成并發(fā)式DNS服務(wù)器是什么？二、系統(tǒng)設(shè)計(jì)1.引入庫#include 前言????daodanjishui物聯(lián)網(wǎng)核心原創(chuàng)技術(shù)之E
2021-12-16 07:01:15
史上最簡單Spring Boot教程：第四篇SpringBoot之freemarker模板（四）
2019-08-30 08:59:34
rk3568硬件開發(fā)筆記（第四篇 ） 固態(tài)硬盤電路設(shè)計(jì) 開發(fā)板上使用標(biāo)準(zhǔn) PCIe3.0 連接座，可安裝外部 PCIe 板卡進(jìn)行通信。?工作模式：Root Complex(RC)。?鏈路支持 4
2023-03-06 08:46:45
這是本次測評的第四篇，本篇主要介紹，采用57BYG250D步進(jìn)電機(jī)進(jìn)行開發(fā)板的測試，本次供電采用DC24V，采用32步分辨率方式驅(qū)動(dòng)。測得電機(jī)極限最高速度時(shí)，驅(qū)動(dòng)CLK為88Khz，恢復(fù)轉(zhuǎn)動(dòng)頻率為16Khz。停轉(zhuǎn)待機(jī)電流為80mA。
2021-01-25 22:05:19
一直糾結(jié)于怎樣給PL提供時(shí)鐘，zynq開發(fā)不同于一般的FPGA開發(fā)。其中時(shí)鐘和復(fù)位問題就是相當(dāng)重要的問題，有兩種方式可以為PL部分提供時(shí)鐘和復(fù)位：1、PS部分可以產(chǎn)生四個(gè)毫無關(guān)系的輸出時(shí)鐘和復(fù)位信號
2015-06-08 17:29:32
輸入到PL的管腳上一個(gè)時(shí)鐘信號，另一種方法則是使用PS提供給PL的時(shí)鐘信號。從ZYNQ的技術(shù)手冊里我們得知，PS部分可以提供給PL四路相對獨(dú)立的時(shí)鐘信號（它們之間不保證時(shí)序上的關(guān)系），因此我們的任務(wù)就是
2015-06-01 11:54:12
原子公眾號，獲取最新資料第十四章基于BRAM的PS和PL的數(shù)據(jù)交互在ZYNQ SOC開發(fā)過程中，PL和PS之間經(jīng)常需要做數(shù)據(jù)交互。對于傳輸速度要求較高、數(shù)據(jù)量大、地址連續(xù)的場合，可以通過AXI DMA來
2020-09-04 11:08:46
錯(cuò)誤。然后，我在SDK中編程PS端，led閃爍正確的頻率！我的問題，當(dāng)鎖定Zynq PL時(shí)鐘？ PS程序之后？需要多長時(shí)間？是不是意味著，PL配置期間LED閃爍錯(cuò)誤，在非易失性Flas Boot中編程PS期間（或之后）閃爍？謝謝的Berker
2020-08-27 15:09:19
/Adam-Taylor-s-MicroZed-Chronicles-Part-180-All-about-the-Xilinx/ba-p/756988但該芯片自帶板，Zynq 7020屬于Zynq家族。是否可以在電路板上使用它？如果沒有，支持reVision的官方（Xilinx / AVNet / ...）主板的最低成本是多少？籌碼怎么樣？
2019-10-10 06:25:58
我正在設(shè)計(jì)使用Zynq（7Z020）作為核心的SIL2產(chǎn)品。我們正在實(shí)施Xilinx Zynq安全手冊中所述的冗余。在硬件要求一章中，明確指出PS和PL需要兩個(gè)獨(dú)立的電源才能達(dá)到HFT = 1。在數(shù)
2020-05-22 16:14:42
你好我在Zynq 7010設(shè)計(jì)上添加了一個(gè)UART 16550 IP，中斷直接連接到Zynq INTC。在petalinux中導(dǎo)入硬件設(shè)計(jì)后，pl.dtsi結(jié)構(gòu)似乎沒問題，但是當(dāng)我編譯圖像并啟動(dòng)板
2020-04-08 07:50:34
`玩轉(zhuǎn)Zynq連載19——[ex02]基于Zynq PL的歡快流水燈 更多資料共享騰訊微云鏈接：https://share.weiyun.com/5s6bA0s百度網(wǎng)盤鏈接：https
2019-08-28 09:26:47
），而必須把MIO0和MIO9保留給GPIO MIO使用。完成配置后，重新編譯PL工程，確保當(dāng)前配置產(chǎn)生.bit文件。 2 導(dǎo)出PS硬件配置和新建SDK工程參考文檔《玩轉(zhuǎn)Zynq-工具篇：導(dǎo)出PS硬件配置
2019-10-10 11:21:06
://pan.baidu.com/s/1XTQtP5LZAedkCwQtllAEyw提取碼：ld9c 1 Zynq的GPIO概述參考文檔《玩轉(zhuǎn)Zynq-基礎(chǔ)篇：Zynq PS的GPIO外設(shè).pdf》。關(guān)于
2019-10-12 17:35:16
至芯科技之altera 系列FPGA教程 第四篇 新建工程
2016-08-11 03:17:52
請問zynq 怎么實(shí)現(xiàn)PS與PL數(shù)據(jù)交互，然后通過UART串口打印出來?前輩們做過的指導(dǎo)我一下。
2020-08-03 15:53:30
XAPP1251說明顯示，可以在Zynq ARM處理器上運(yùn)行XVC服務(wù)器來控制FPGA中的JTAG端口。但是，我不清楚，是否可以在同一個(gè)FPGA中控制PL JTAG？可以使用運(yùn)行在設(shè)備PS部分上
2020-07-30 13:51:19
本文通過實(shí)例詳細(xì)解析如何利用Zynq-7000的PL和PS進(jìn)行交互。實(shí)際上，Zynq就是兩大功能塊：雙核Arm的SoC和FPGA。根據(jù)Xilinx提供的手冊，PS： 處理系統(tǒng) （Processing System） ， 就是與FPGA無關(guān)的A
2012-12-12 13:40:22
53205 
By Adam Taylor 到目前為止的文章中，我們已經(jīng)研究了MicroZed開發(fā)板上使用以太網(wǎng)的數(shù)據(jù)傳輸問題。我們還沒有涉及片上外設(shè)通信的問題：實(shí)時(shí)時(shí)鐘，非易失內(nèi)存以及獨(dú)特的傳感器。這些通信涉及到I2C或者SPI總線。
2017-01-13 11:07:11748 在Adam Taylor玩轉(zhuǎn)MicroZed系列的前期部分中，我們介紹了IP棧的概念。（見Adam Taylor玩轉(zhuǎn)MicroZed系列第79部分：Zynq SoC以太網(wǎng)第3部分）接下來就是在我們的設(shè)計(jì)中使用該協(xié)議棧了。SDK開發(fā)環(huán)境允許我們創(chuàng)建BSP的時(shí)候包含一個(gè)輕量級的IP棧(lwIP)。
2017-01-13 11:17:111033 
By Adam Taylor 在本系列博客的前兩部分中，我們研究了帶有Zynq SoC PS(處理器系統(tǒng))的以太網(wǎng)MAC(介質(zhì)訪問控制層)，包括深入探討了一個(gè)MAC使用范例。以太網(wǎng)MAC是一個(gè)基礎(chǔ)的構(gòu)建模塊，它允許我們實(shí)現(xiàn)一個(gè)IP棧，然后因此給我們的工程創(chuàng)建聯(lián)網(wǎng)條件。
2017-01-13 11:24:11669 By Adam Taylor 在約束系列的最后，我們講講關(guān)聯(lián)布局宏（RPM）的約束。RPM允許你在FPGA的布局中將DSP、FF、LUT和RAMS等資源組合在一起。與PBlocks不同，RPM并不
2017-11-10 14:49:02748 分享下PS與PL之間數(shù)據(jù)傳輸比較另類的實(shí)現(xiàn)方式，實(shí)現(xiàn)目標(biāo)是： 1、傳輸時(shí)數(shù)據(jù)不能滯留在一端，無論是1個(gè)字節(jié)還是1K字節(jié)都能立即發(fā)送； 2、PL端接口為FIFO接口； PS到PL的數(shù)據(jù)傳輸流程: PS
2017-02-08 01:00:111431 
By Adam Taylor 在過去一周中，我接到了很多不同人的來信，他們正在使用以Zynq為基礎(chǔ)的開發(fā)工具。他們非常想知道怎么樣去把MicroZed系列博客教程應(yīng)用到他們所選擇的硬件平臺上。加上
2017-02-08 02:12:49426 
By Adam Taylor 在先前的博客中我們研究過I/O約束，下一個(gè)合乎邏輯的步驟就是研究如何在我們的設(shè)計(jì)中用FPGA進(jìn)行放置和布線約束。使用放置約束的原因如下：為了幫助實(shí)現(xiàn)時(shí)序，或者
2017-02-08 02:22:11238 通過前面的學(xué)習(xí)，我們已經(jīng)對Zynq系列的PL和PS部分已經(jīng)有了相當(dāng)多的了解。其中有關(guān)約束的部分我們曾經(jīng)提到過但是沒有重點(diǎn)關(guān)注。約束可以添加特定的信息到你的設(shè)計(jì)，并在綜合工具和實(shí)現(xiàn)工具中可以得到實(shí)現(xiàn)
2017-02-08 03:58:43645 
上周的博客中我們完成了硬件的搭建，并且把硬件部分導(dǎo)入到SDK，見Adam Taylor’s MicroZed Chronicles Part 67: AXI DMA II，下一步通過寫一個(gè)簡單的程序
2017-02-08 05:53:11303 
上周的博客中我們學(xué)習(xí)了Zynq SoC的AXI DMA,我解釋了怎樣利用AXI DMA控制器將數(shù)據(jù)從PL搬運(yùn)到PS。在本期博客中我們將學(xué)習(xí)怎樣完成硬件的搭建。 首先我們要更深入的了解一下AXI
2017-02-08 08:10:39286 有意思的方面，就是它能夠?qū)?shù)據(jù)從PL（可編程邏輯）部分移動(dòng)至存儲器中——例如片上存儲器或者DDR SDRAM,而存儲器是映射到PS的地址空間上的。 作為工程師我們一直想這樣做，將在Zynq PL部分實(shí)現(xiàn)的硬件存儲器映射到PS部分的地址空間中，這是非常有用的，因?yàn)檫@樣做可以允
2017-02-08 08:14:11153 
作者：Hello，Panda Part3 I/O資源 和Zynq-7000相比較，Zynq UltraScale+ 增強(qiáng)了PS端的IO性能；PL端每個(gè)產(chǎn)品系都有HR和HP兩種類型的IO。 1.PS
2017-02-08 08:29:11491 
在本系列上一篇博客中，我們學(xué)習(xí)了解了使用XMD和XSDB來調(diào)試我們的應(yīng)用和系統(tǒng)。然而為了確保我們的應(yīng)用在性能上是優(yōu)化的，另一個(gè)非常重要的方面就是對應(yīng)用程序進(jìn)行詳細(xì)分析。 分析不同于調(diào)試，就分析功能
2017-02-08 09:53:00130 在上一篇的MicroZed系列博客中，我們學(xué)習(xí)了兩種與XADC進(jìn)行通信的方法：Zynq SoC 的AXI或者DevC接口。通過在每個(gè)驅(qū)動(dòng)程序中輸出XADC的基地址，我演示了這兩種XADC通信方法
2017-02-08 09:58:42221 討論，這個(gè)問題解決之后我們將回來繼續(xù)學(xué)習(xí)PicoBlaze。 前面的博客中提到，有多種方式可以實(shí)現(xiàn)XADC與Zynq之間的交互，除了JTAG接口： 1.我們可以借助DevC接口實(shí)現(xiàn)XADC與PS（處理器系統(tǒng)）之間的直接交互，使用這種方式時(shí)，Zynq SoC的PL（可編程邏輯）部分不需要進(jìn)行配置。然
2017-02-08 10:04:11242 前面的幾篇博客中，我們通過介紹怎樣驅(qū)動(dòng)CCD的一些知識了解了PicoBlaze的一些特點(diǎn)，同時(shí)也知道了通過Zynq PS（處理器系統(tǒng)）可是實(shí)現(xiàn)PicoBlaze的動(dòng)態(tài)可重配置，我覺得在這次博客當(dāng)中
2017-02-08 11:11:37134 
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