簡介

隨著高速ADC跨入GSPS范圍，與FPGA(定制ASIC)進(jìn)行數(shù)據(jù)傳輸?shù)氖走x接口協(xié)議是JESD204B。為了捕捉頻率范圍更高的RF頻譜，需要寬帶RF ADC。在其推動下，對于能夠捕捉更寬帶寬并支持配置更靈活的SDR(軟件定義無線電)平臺的GSPS ADC，高速串行接口(在此情況下既JESD204B)是必不可少的。JESD204B標(biāo)準(zhǔn)是一種分層規(guī)范，了解這一點(diǎn)很重要。規(guī)范中的各層都有自己的功能要完成。應(yīng)用層支持JESD204B鏈路的配置和數(shù)據(jù)映射。傳輸層實(shí)現(xiàn)轉(zhuǎn)換樣本與成幀未加擾八位字之間的映射。加擾層可以選擇性地獲取八位字并進(jìn)行加擾或解擾，以便通過延展頻譜尖峰來降低EMI效應(yīng)。加擾在發(fā)送器中完成，解擾在接收器中完成。在數(shù)據(jù)鏈路層中，可選加擾的八位字編碼成10位字符。該層也是產(chǎn)生或檢測控制字符的地方，目的是監(jiān)視和維護(hù)通道對齊。物理層即串行器/解串器(SERDES)層，負(fù)責(zé)以線路速率發(fā)送或接收字符。該層包括串行器、驅(qū)動器、接收器、時(shí)鐘和數(shù)據(jù)恢復(fù)電路。圖1顯示了這些層在JESD204B中的安排。為了更好地理解該規(guī)范，詳細(xì)闡釋各層對了解ADC樣本如何映射到8B/10B串行字是有好處的。

?

圖1. 通過JESD204B各層的簡化數(shù)據(jù)流

應(yīng)用層

通過應(yīng)用層可以實(shí)現(xiàn)特殊用戶配置，以及將采樣數(shù)據(jù)映射到典型JESD204B規(guī)范之外。這樣便能更有效地使用該接口來降低功耗并獲得其它好處。必須注意：發(fā)送器(ADC)和接收器(FPGA)均須采用此類特殊配置。接收器和發(fā)送器必須以相同方式進(jìn)行配置，以便正確傳輸和解讀數(shù)據(jù)。對于需要以不同于N'(每個(gè)樣本傳輸?shù)奈粩?shù))的樣本大小傳輸數(shù)據(jù)的ADC，以獨(dú)特方式配置應(yīng)用層可能有利?？梢詫⒍鄠€(gè)樣本重新包裝，從而降低通道速率，提高鏈路整體效率。

傳輸層

讓我們仔細(xì)看看JESD204B規(guī)范的傳輸層。傳輸層接受ADC樣本并添加信息(填充)以產(chǎn)生半字節(jié)組(通常在4位邊界上)。此信息以結(jié)束位或控制位的形式提供，是有關(guān)所傳輸數(shù)據(jù)的附加信息。傳輸層將這些半字節(jié)組安排為幀。必須注意：傳輸層以并行數(shù)據(jù)將這些樣本提供給數(shù)據(jù)鏈路。并行數(shù)據(jù)總線的寬度由成幀器結(jié)構(gòu)決定，單字節(jié)為8位，雙字節(jié)為16位，以此類推。此時(shí)的數(shù)據(jù)流尚未達(dá)到串行器。

一個(gè)ADC可以映射到一個(gè)單通道鏈路，或者映射到一個(gè)多通道鏈路。這種配置能力對于寬帶RF應(yīng)用中使用的GSPSADC特別方便，在此類應(yīng)用中，采樣速率決定是否使用多個(gè)通道，以便符合對通道速率的限制。若同一器件中有M個(gè)ADC，也可以將多個(gè)轉(zhuǎn)換器映射到多個(gè)通道。這些ADC可以映射到一個(gè)單通道鏈路，或者映射到一個(gè)包括L個(gè)通道的多通道鏈路。某些情況下，一個(gè)ADC可能需要多個(gè)通道。這要由給定ADC的最大通道速率來決定。例如，12位、2.5 GSPS AD9625的最大通道速率為6.5 Gbps。這意味著當(dāng)N'等于16時(shí)，總共需要8個(gè)通道。有時(shí)候，通道速率可能受到系統(tǒng)中的FPGA限制。對于在RF應(yīng)用中使用GSPSADC的客戶，成本可能是設(shè)計(jì)考慮之一。為了降低成本，可以使用通道速率較低的FPGA。例如，14位、1.0 GSPS雙通道AD9680的最大通道速率為12.5 Gbps。AD9680有4個(gè)輸出通道，可配置抽取來降低采樣速率，從而降低通道速率。這對于特定RF應(yīng)用有兩個(gè)作用：一是降低通道速率，二是帶寬選擇。

現(xiàn)在回到JESD204B參數(shù)，N'參數(shù)指定JESD204B字大小。轉(zhuǎn)換器采樣分辨率被分解成4位半字節(jié)。14位轉(zhuǎn)換器和16位轉(zhuǎn)換器分別有4個(gè)半字節(jié)，而12位轉(zhuǎn)換器有3個(gè)半字節(jié)。如果AD9625的N'設(shè)置為12，則所需通道數(shù)可以減少2個(gè)，有6個(gè)通道便可使通道速率小于6.5 Gbps。建議將轉(zhuǎn)換樣本數(shù)(S)映射到4位半字節(jié)邊界上的JESD204B字中。圖2顯示了ADC樣本數(shù)到串行通道的映射。它已經(jīng)參數(shù)化，支持許多可以利用JESD204B實(shí)現(xiàn)的潛在情況。

N'參數(shù)等于半字節(jié)數(shù)量乘以4。將轉(zhuǎn)換器的N'設(shè)為16，分辨率范圍設(shè)為8位至16位，對于發(fā)射器和接收器都是有益的。這允許將相同的發(fā)射器和接收器用于多個(gè)轉(zhuǎn)換器，從而簡化了整體系統(tǒng)設(shè)計(jì)。不完整的半字節(jié)有空間可用于JESD204B標(biāo)準(zhǔn)定義的控制位(CS)或結(jié)束位(下面的圖2中顯示為TT)中。必須滿足公式N' = N + CS + T。如有控制位，其附于每個(gè)轉(zhuǎn)換器樣本的LSB之后。在使用轉(zhuǎn)換器數(shù)量、每幀采樣數(shù)量、JESD204B字大小和最大通道速率來計(jì)算通道數(shù)量后，我們就可以確定每幀所發(fā)送的八位字?jǐn)?shù)量F?？刹捎孟旅娴墓絹泶_定該參數(shù)：F = (M × S × N')/(8 × L)。有關(guān)JESD204鏈路參數(shù)的更多信息，請參閱參考文獻(xiàn)1，其中對鏈路參數(shù)做了更詳細(xì)的說明。另有一個(gè)分為四部分的在線研討會，它從傳輸層開始，提供了有關(guān)JESD204標(biāo)準(zhǔn)的進(jìn)一步信息。

?

圖2. 傳輸層ADC樣本映射

傳輸層根據(jù)給定器件已定義的鏈路配置參數(shù)，決定如何包裝來自ADC的數(shù)據(jù)。這些參數(shù)在初始通道對齊序列(ILAS)期間從ADC傳輸?shù)紽PGA。這些設(shè)置通過串行端口接口(SPI)配置，其設(shè)置ADC和FPGA上的寄存器值來定義鏈路配置參數(shù)。根據(jù)這些參數(shù)產(chǎn)生一個(gè)校驗(yàn)和并將其傳輸給接收器，以便接收器(FPGA)能夠驗(yàn)證鏈路配置參數(shù)是否正確接收。通過鏈路傳輸?shù)倪@些參數(shù)不是用于配置接收器，而是僅用于驗(yàn)證鏈路參數(shù)匹配。若檢測到錯(cuò)誤，F(xiàn)PGA將通過JESD204B規(guī)范的錯(cuò)誤報(bào)告中定義的中斷報(bào)告此錯(cuò)誤。有關(guān)鏈路配置參數(shù)的更多信息，請參閱本文末尾列出的參考文獻(xiàn)1。

數(shù)據(jù)鏈路層

數(shù)據(jù)鏈路層接受并行成幀數(shù)據(jù)(包含ADC樣本、控制位和結(jié)束位)，并輸出8B/10B字，后者在物理層中進(jìn)行串行化且可以加擾。8B/10B方案會增加一些開銷，但能提供直流平衡的輸出數(shù)據(jù)和內(nèi)置差錯(cuò)校驗(yàn)。數(shù)據(jù)鏈路層通過鏈路建立過程同步JESD204B鏈路。鏈路建立包括三個(gè)不同階段：
1) 代碼組同步(CGS)
2) 初始通道對齊序列(ILAS)
3) 用戶數(shù)據(jù)

在代碼組同步(CGS)期間，各接收器(FPGA)必須利用時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)技術(shù)，在ADC傳來的輸入數(shù)據(jù)流中找到K28.5字符。一旦在所有鏈路通道上檢測到某一數(shù)量的連續(xù)K28.5字符，接收器模塊就會解除置位送至發(fā)送器模塊在代碼組同步(CGS)期間，各接收器(FPGA)必須利用時(shí)鐘和數(shù)據(jù)恢復(fù)(CDR)技術(shù)，在ADC傳來的輸入數(shù)據(jù)流中找到K28.5字符。一旦在所有鏈路通道上檢測到某一數(shù)量的連續(xù)K28.5字符，接收器模塊就會解除置位送至發(fā)送器模塊的SYNC~信號。在JESD204A中，發(fā)送模塊捕捉SYNC~信號的變化，經(jīng)過固定數(shù)量的幀時(shí)鐘之后，ILAS就會啟動。在JESD204B中，發(fā)送模塊捕捉SYNC~信號的變化，并在下一個(gè)本地多幀時(shí)鐘(LMFC)邊界上啟動ILAS。

ILAS的主要作用是對齊鏈路的所有通道，驗(yàn)證鏈路參數(shù)，以及確定幀和多幀邊界在接收器的輸入數(shù)據(jù)流中的位置。在ILAS期間，鏈路參數(shù)被發(fā)送到接收器(FPGA)，以決定如何將數(shù)據(jù)發(fā)送到接收器。ILAS由4個(gè)或更多多幀組成。各多幀的最后一個(gè)字符是多幀對齊字符/A/。第一、第三和第四個(gè)多幀以/R/字符開始，以/A/字符結(jié)束。對于ADI ADC，其間的數(shù)據(jù)為斜坡數(shù)據(jù)。接收器利用各通道的最后一個(gè)/A/對齊接收器內(nèi)各多幀的末尾。

第二個(gè)多幀包含/R/和/Q/字符，隨后是鏈路參數(shù)。/Q/字符表示之后的數(shù)據(jù)是鏈路配置參數(shù)。如果接收器需要，ILAS可以添加其它多幀。最后一個(gè)ILAS多幀的最后一個(gè)/A/字符出現(xiàn)后，用戶數(shù)據(jù)開始。在不需要通道間偏斜管理的系統(tǒng)中，可以旁路ILAS，只要發(fā)送器和接收器均支持這種模式。

CGS和ILAS階段完成后，發(fā)送器開始送出用戶數(shù)據(jù)(即來自ADC的樣本)。在這一階段，用戶數(shù)據(jù)根據(jù)發(fā)送器(ADC)中定義并轉(zhuǎn)發(fā)到接收器(FPGA)的鏈路參數(shù)，以流形式從發(fā)送器傳輸?shù)浇邮掌鳌＿@就是RF頻譜中被GSPS ADC數(shù)字化的所有帶寬傳輸以供處理的地方。接收器模塊處理并監(jiān)視收到的數(shù)據(jù)有無錯(cuò)誤，包括運(yùn)行差異不正確(8B/10B錯(cuò)誤)、不在表中(8B/10B錯(cuò)誤)、意外控制字符、ILAS不正確和通道間偏斜(注意：8B/10B以某種方式來維持運(yùn)行差異，使得輸出數(shù)據(jù)處于直流平衡狀態(tài)，同時(shí)為接收器中的時(shí)鐘和數(shù)據(jù)恢復(fù)電路保持充足的輸出躍遷)。如有這其中的任何錯(cuò)誤，將以兩種方式中的一種向發(fā)送器報(bào)告：
? SYNC~置位—每個(gè)錯(cuò)誤都需要重新同步(SYNC~拉低)。
? SYNC~報(bào)告—如果發(fā)生錯(cuò)誤，SYNC~將變?yōu)楦唠娖讲⒊掷m(xù)一個(gè)幀時(shí)鐘周期。

在初始通道對齊序列期間，數(shù)據(jù)鏈路層負(fù)責(zé)使接收器中的通道對齊。/A/字符就是為了對齊接收器中的通道而使用。JESD204 A和B規(guī)范要求/A/字符之間至少隔開17個(gè)八位字。這樣可以降低系統(tǒng)大偏斜量的影響。在JESD204 A和B系統(tǒng)中，偏斜在下列三個(gè)可能的場景中進(jìn)行了定義：
1) 一個(gè)發(fā)送器模塊和一個(gè)接收器模塊
2) 多個(gè)發(fā)送器模塊和一個(gè)接收器模塊
3) 多個(gè)發(fā)送器模塊和多個(gè)接收器模塊

達(dá)到用戶數(shù)據(jù)階段后，如果需要，通過數(shù)據(jù)鏈路中的字符替換可以監(jiān)視并糾正幀和通道對齊。字符替換在幀和多幀邊界處進(jìn)行。有兩種情況，一是基于幀的字符替換，二是基于多幀的字符替換。在基于幀的字符替換中，若給定通道上某一幀的最后一個(gè)字符與上一幀的最后一個(gè)字符相同，則發(fā)送器將用/F/字符替換該字符。這一做法同樣適用于使能加擾時(shí)，上一幀的最后一個(gè)字符是0xFC。在基于多幀的字符替換中，若給定通道上某一多幀的最后一個(gè)字符與上一幀的最后一個(gè)字符相同，則發(fā)送器將用/A/字符替換該字符。這種情況下，當(dāng)使能加擾時(shí)，若上一多幀的最后一個(gè)字符是0x7C，字符替換也會進(jìn)行。CGS、ILAS、用戶數(shù)據(jù)階段以及字符替換的圖解如圖3所示。

在接收器字符替換中，接收器的操作必須與發(fā)送器的操作剛好相同。若檢測到/F/字符，它將被上一幀的最后一個(gè)字符替代。若檢測到/A/字符，它將被上一多幀的最后一個(gè)字符替代。加擾使能時(shí)，/F/字符被0xFC替代，/A/字符被0x7C替代。若接收器檢測到兩個(gè)連續(xù)錯(cuò)誤，它可以重新對齊通道。然而，當(dāng)它執(zhí)行該操作時(shí)，數(shù)據(jù)會被破壞。表1是JESD204所有控制字符的簡單列表。有關(guān)控制字符的更多信息，請參閱參考文獻(xiàn)3。

表1. JESD204控制字符

?

?

?

圖3. 數(shù)據(jù)鏈路層—ILAS、CGS、數(shù)據(jù)序列

可以選擇加擾數(shù)據(jù)，但必須注意：加擾要等到ILAS完成后出現(xiàn)第一個(gè)八位字之后才會開始。這意味著CGS和ILAS不會加擾。實(shí)施加擾可以降低發(fā)送器與接收器之間的高速串行通道上的頻譜峰值輻射。在某些系統(tǒng)設(shè)計(jì)中，特定數(shù)據(jù)模式可能會導(dǎo)致產(chǎn)生對給定系統(tǒng)工作頻率不利的頻譜，實(shí)施加擾可以解決這一問題。加擾模塊利用一個(gè)自同步的加擾模式，其具有如下多項(xiàng)式：1 + x14 + x15(框圖見圖4)。數(shù)據(jù)在8B/10B編碼器之前進(jìn)行加擾，解碼后在接收器中進(jìn)行解擾。由于加擾模式是自同步的，因此輸入和輸出端的兩個(gè)移位寄存器不得具有相同的初始設(shè)置，否則加擾功能會不起作用。解擾器總是在兩個(gè)八位字?jǐn)?shù)據(jù)之后跟上步伐并與加擾器自動同步。不是所有系統(tǒng)都需要加擾數(shù)據(jù)，因此，該層應(yīng)有能力旁路加擾功能。

?

圖4. JESD204B加擾/解擾

物理層

在物理層中，數(shù)據(jù)進(jìn)行串行化，8B/10B編碼數(shù)據(jù)以線路速率發(fā)送和接收。物理層包括串行/解串器(SERDES)模塊、驅(qū)動器、接收器和CDR。由于數(shù)據(jù)傳輸速率非常高，這些模塊常常采用定制單元設(shè)計(jì)。JESD204和JESD204A均支持最高3.125 Gbps的速度。JESD204B規(guī)范支持三種可能的速度等級。速度等級1支持最高3.125 Gbps的速度，基于OIF-SxI5-0.10規(guī)范。速度等級2支持最高6.375 Gbps的速度，基于CEI-6G-SR規(guī)范。速度等級3支持最高12.5 Gbps的速度，基于CEI-11G-SR規(guī)范。表2概要顯示了三種速度等級對應(yīng)的一些物理層規(guī)格。

表2. JESD204B物理層規(guī)范

?

?

表2列出了各種速度等級的JESD204B標(biāo)準(zhǔn)物理層信號的線路速率、差分電壓、上升/下降時(shí)間和總抖動。速度等級越高，信號幅度越小，保持高壓擺率就越容易，因而能夠維持開數(shù)據(jù)眼以正確傳輸信號。這些高速信號具有快速上升沿和下降沿，對電路板設(shè)計(jì)的約束非常嚴(yán)格。對于許多寬帶RF系統(tǒng)設(shè)計(jì)者來說，這不是新鮮事。然而，高速數(shù)字設(shè)計(jì)的一個(gè)重要區(qū)別是寬帶寬。典型RF系統(tǒng)的信號帶寬約為RF工作頻率的10%或以下。對于這些高速串行通道速率，系統(tǒng)設(shè)計(jì)需要考慮的帶寬通常為通道速率的3倍至5倍。通道速率為5 Gbps時(shí)，信號帶寬將是7.5 GHz到12.5GHz。對于如此寬的帶寬，保持適當(dāng)?shù)男盘柾暾炔⑶伊私馊绾魏饬啃盘柾暾仁呛苤匾摹?/p>

在串行差分接口中，眼圖是信號完整度的常用測量方法。圖5顯示了以最高3.125 Gbps的速度工作時(shí)JESD204發(fā)送器的眼圖罩。表3提供了有關(guān)時(shí)序、電壓電平、阻抗和回波損耗的詳細(xì)信息。信號不得侵占圖中的米色區(qū)域，必須始終處于白色區(qū)域中。表中給出了發(fā)送器必須滿足眼罩的條件。對于JESD204B規(guī)范中的另外兩種速度等級，也有類似的眼圖罩。詳情請參閱CEI-6G-SR和CEI-11G-SR物理層規(guī)范。有關(guān)眼圖罩的更多信息，請參閱參考文獻(xiàn)2，其中說明了物理層測量。

表3. 眼圖測量

?

?

?

圖5. Tx眼圖罩示例

結(jié)語

采用JESD204B的設(shè)計(jì)數(shù)量與日俱增，并且涉及諸多市場，例如通信、儀器儀表、軍工和航空航天。這些市場推動寬帶RF系統(tǒng)設(shè)計(jì)使用GSPS ADC，因而需要JESD204B串行接口。收發(fā)器支持JESD204B串行化/解串的FPGA越來越多，而且越來越便宜。隨著JESD204B接口變得越來越受歡迎，了解JESD204B規(guī)范的各層是很重要的。如上所述，規(guī)范中的各層都有自己的功能要完成。配置和數(shù)據(jù)映射是應(yīng)用層的功能，而轉(zhuǎn)換樣本與未加擾八位字之間的映射是在傳輸層完成。加擾可以選擇性使能，以通過延展頻譜尖峰來降低EMI影響。在數(shù)據(jù)鏈路層，可選加擾的八位字編碼為8B/10B字符，控制字符的產(chǎn)生或檢測也在這里完成，以便支持通道對齊監(jiān)控和維護(hù)。驅(qū)動器、接收器、時(shí)鐘和數(shù)據(jù)恢復(fù)電路構(gòu)成發(fā)送和接收數(shù)據(jù)的物理層。通過本文，系統(tǒng)設(shè)計(jì)者應(yīng)當(dāng)能夠更好地了解JESD204B規(guī)范的各層，從而在下一個(gè)設(shè)計(jì)中更加有準(zhǔn)備地實(shí)施JESD204B。