?

　　在這個(gè)半導(dǎo)體制程工藝即將面臨更新?lián)Q代之際，我們不妨從設(shè)計(jì)、制造和代工不同角度審視一下，迎接全新工藝的半導(dǎo)體企業(yè)的應(yīng)對(duì)策略。

　　新工藝新優(yōu)勢(shì)

　　新制程一直是半導(dǎo)體工業(yè)發(fā)展的標(biāo)尺，而為產(chǎn)品帶來(lái)全新競(jìng)爭(zhēng)力則是企業(yè)傾注心血鉆研新技術(shù)最大的驅(qū)動(dòng)力。每一代的工藝進(jìn)步給半導(dǎo)體產(chǎn)品帶來(lái)的性能和功耗提升是明顯的。高效能、低耗電及更微小尺寸是半導(dǎo)體技術(shù)的三大發(fā)展趨勢(shì)，隨著便攜電子產(chǎn)品成為市場(chǎng)主流，幾乎所有集成電路的尺寸均朝更微小化發(fā)展。在同樣尺寸的硅片上，新制程讓制造商能夠增加更多的功能，提高芯片的運(yùn)行速度，或者降低功能成本。采用28nm先進(jìn)技術(shù)所帶來(lái)的主要好處是能滿足客戶(hù)對(duì)高效能、低耗電、微小化的市場(chǎng)需求。

　　作為除了Intel之外唯一堅(jiān)持工藝研發(fā)的通用芯片IDM，意法半導(dǎo)體高級(jí)執(zhí)行副總裁兼首席技術(shù)官Jean-Marc Chery談及制程進(jìn)步表示，在消費(fèi)電子市場(chǎng)上，機(jī)頂盒芯片(解碼器)、網(wǎng)關(guān)和3D(HD)TV是制程從 40 nm技術(shù)節(jié)點(diǎn)向32/28 nm節(jié)點(diǎn)升級(jí)的受益者，這些新制程可把芯片的處理性能提高30%左右，而功耗沒(méi)有任何增加。此外，更小的特征尺寸讓制造商能夠在每顆芯片上集成更多的處理單元，從而提高計(jì)算能力和處理性能，例如，給用戶(hù)帶來(lái)出色的高清3D TV體驗(yàn)。在網(wǎng)絡(luò)系統(tǒng)芯片方面，消費(fèi)者將獲得數(shù)據(jù)速率達(dá)到14-25G bit/s的產(chǎn)品，數(shù)據(jù)傳輸速率比上一代技術(shù)節(jié)點(diǎn)的10-14G bit/s高出許多。

　　關(guān)于新工藝帶來(lái)的優(yōu)勢(shì)，TSMC中國(guó)區(qū)總經(jīng)理陳家湘介紹，28HP制程最先采用先進(jìn)的高介電層/金屬閘(HKMG)技術(shù)，相較于40nm制程，此項(xiàng)制程在相同漏電基礎(chǔ)上速度增快約25%，而在相同速度基礎(chǔ)上漏電亦可降低約50%。目前28nm制程區(qū)分為Gate-First(柵極最先)以及Gate-Last(柵極最后)二種方式。由于Gate-Last技術(shù)具有同時(shí)兼顧P-type及N-type晶體管臨界電壓(Vt)調(diào)整的最佳優(yōu)勢(shì)，TSMC已宣布在高效能及低耗電制程，為客戶(hù)采用Gate-Last技術(shù)。另一方面，TSMC在業(yè)界的領(lǐng)導(dǎo)地位奠基于“先進(jìn)技術(shù)、卓越制造、客戶(hù)伙伴關(guān)系”三位一體的差異化競(jìng)爭(zhēng)優(yōu)勢(shì)。2010年，TSMC已為客戶(hù)的28nm可編程邏輯門(mén)陣列(FPGA)提供了先進(jìn)的硅穿孔(Through Silicon Via)以及硅中介層(Silicon Interposer)的芯片驗(yàn)證(prototyping) 服務(wù)。藉由自身研發(fā)的硅穿孔通道(TSV)及與集成電路制造服務(wù)業(yè)者兼容的晶圓級(jí)封裝技術(shù)，TSMC承諾與客戶(hù)緊密合作開(kāi)發(fā)符合成本效益的三維集成電路系統(tǒng)整合方案。

　　賽靈思的全新FPGA就是基于TSV技術(shù)的28nm新產(chǎn)品，該公司亞太區(qū)銷(xiāo)售及市場(chǎng)總監(jiān)張宇清坦言得益于28nm工藝技術(shù)，賽靈思推出了統(tǒng)一架構(gòu)，將整體功耗降低一半且具有業(yè)界最高容量(200萬(wàn)邏輯單元)的7系列FPGA產(chǎn)品，不僅能實(shí)現(xiàn)出色的生產(chǎn)率，解決 ASIC 和 ASSP 等其他方法開(kāi)發(fā)成本過(guò)高、過(guò)于復(fù)雜且不夠靈活的問(wèn)題，使 FPGA 平臺(tái)能夠滿足日益多樣化的設(shè)計(jì)群體的需求。在 28 nm工藝節(jié)點(diǎn)上，靜態(tài)功耗是器件總功耗的重要組成部分，有時(shí)甚至是決定性的因素。由于提高可用系統(tǒng)性能和功能的關(guān)鍵在于控制功耗，因此為了實(shí)現(xiàn)最高功效，首先必須選用適合的工藝技術(shù)。賽靈思選擇了HKMG高性能低功耗工藝技術(shù)，以使新一代 FPGA 能最大限度地降低靜態(tài)功耗，確保發(fā)揮 28 nm技術(shù)所帶來(lái)的最佳性能和功能優(yōu)勢(shì)。與標(biāo)準(zhǔn)的高性能工藝技術(shù)相比，高性能低功耗工藝技術(shù)使得 FPGA 的靜態(tài)功耗降低了 50%，總功耗也減少 50%。同時(shí)，新一代開(kāi)發(fā)工具通過(guò)創(chuàng)新時(shí)鐘管理技術(shù)可將動(dòng)態(tài)功耗降低 20%，此外，通過(guò)部分重配置技術(shù)的增強(qiáng)，幫助設(shè)計(jì)人員進(jìn)一步降低功耗并減少系統(tǒng)成本33%。

　　Synopsys公司戰(zhàn)略聯(lián)盟總監(jiān)Kevin Kranen認(rèn)為企業(yè)紛紛向先進(jìn)工藝遷移的主要原因有三點(diǎn)。

　　成本/晶片面積/集成度：目標(biāo)實(shí)現(xiàn)智能電話、平板電腦和智能電視等終端產(chǎn)品的物料(BOM)成本最低化。GF預(yù)計(jì)，他們的28SLP工藝密度是傳統(tǒng)40LP工藝的兩倍。通過(guò)將應(yīng)用處理器、圖形、內(nèi)存控制器、視頻編碼/解碼、標(biāo)準(zhǔn)連線接口(USB、MIPI)和標(biāo)準(zhǔn)無(wú)線接口(WiFi、藍(lán)牙和LTE)集成在單一的系統(tǒng)級(jí)芯片上，企業(yè)可以大幅降低終端產(chǎn)品成本，并且可以制造出更小更薄的產(chǎn)品。集成后降低成本/縮小體積帶來(lái)好處的例證之一就是iPad 2使用的Apple A5。通過(guò)目前在45nm中的應(yīng)用，集成使蘋(píng)果公司產(chǎn)品與分立式芯片相比在成本、性能和外形方面具有顯著優(yōu)勢(shì)。

　　功耗：集成的諸多好處和使用高階節(jié)點(diǎn)有助于降低功耗和延長(zhǎng)電池壽命。GF估計(jì)，與傳統(tǒng)的40G工藝相比，在指定速度下，他們的28HPP工藝每個(gè)交換機(jī)使用的功耗減少了一半，待機(jī)功率也只有30%。

　　性能：設(shè)計(jì)人員還可以在相同有效功率下從設(shè)計(jì)部分提高性能。與40LP工藝相比，GF的28SLP速度提高了80%。

　　新工藝新挑戰(zhàn)

　　新工藝帶來(lái)新競(jìng)爭(zhēng)優(yōu)勢(shì)的同時(shí)，將許多設(shè)計(jì)和制造上的挑戰(zhàn)也帶給整個(gè)業(yè)界，為此，要求設(shè)計(jì)者與EDA(電子設(shè)計(jì)自動(dòng)化)和晶圓廠之間保持良好的合作以應(yīng)對(duì)全新的設(shè)計(jì)和制造挑戰(zhàn)。隨著半導(dǎo)體工業(yè)按照摩爾定律的規(guī)則，力爭(zhēng)使芯片上集成的晶體管數(shù)量成倍增加，新的技術(shù)挑戰(zhàn)在不斷涌現(xiàn)。在不犧牲功耗甚至降低功耗的前提下，提高處理性能是半導(dǎo)體廠商亟待解決的另一項(xiàng)技術(shù)挑戰(zhàn)，這就需要整個(gè)產(chǎn)業(yè)鏈的通力協(xié)作。

　　隨著芯片特征尺寸縮小，因?yàn)?0nm以下制程的分散性，寄生效應(yīng)和器件可變性增強(qiáng)。理解這些新的效應(yīng)并如何有效地給它們建模是芯片設(shè)計(jì)的一大挑戰(zhàn)。Jean-Marc Chery介紹，意法半導(dǎo)體與所有的主要的EDA企業(yè)密切合作，為客戶(hù)提供設(shè)計(jì)工具，幫助客戶(hù)克服新技術(shù)節(jié)點(diǎn)帶來(lái)的設(shè)計(jì)復(fù)雜性問(wèn)題。事實(shí)上，處理好設(shè)計(jì)復(fù)雜性增加問(wèn)題，能夠?yàn)榭蛻?hù)提供有效的設(shè)計(jì)工具，保證甚至縮短客戶(hù)基于新技術(shù)節(jié)點(diǎn)的產(chǎn)品上市時(shí)間，是半導(dǎo)體公司要解決的最大挑戰(zhàn)之一。事實(shí)上，對(duì)于30nm以下制程，能夠克服這些挑戰(zhàn)的主要芯片廠商的數(shù)量正在減少，當(dāng)然，意法半導(dǎo)體是這些為數(shù)不多的主要廠商之一。

　　新的工藝離不開(kāi)出色的EDA工具，工具開(kāi)發(fā)商在高階工藝階段面臨三項(xiàng)高層次的挑戰(zhàn)，另外還有幾個(gè)相關(guān)的具體問(wèn)題和解決方案。這方面的挑戰(zhàn)包括：管理日益復(fù)雜的系統(tǒng)級(jí)芯片(SoC)的幾何體積越小，意味著系統(tǒng)級(jí)芯片內(nèi)容越多，復(fù)雜程度越高;改善系統(tǒng)級(jí)架構(gòu)驗(yàn)證和實(shí)施，更多地使用預(yù)驗(yàn)證、易于集成的商業(yè)IP(知識(shí)產(chǎn)權(quán))以及采用更好更高效的驗(yàn)證方法;提高實(shí)施、簽核與驗(yàn)證的準(zhǔn)確性以及改善吞吐量/上市時(shí)間/風(fēng)險(xiǎn)。

　　談及對(duì)SoC(系統(tǒng)級(jí)芯片)設(shè)計(jì)師在新的節(jié)點(diǎn)中將會(huì)遇到的工具和方法的轉(zhuǎn)變， Kevin Kranen認(rèn)為，新節(jié)點(diǎn)面臨的挑戰(zhàn)各不相同：32nm和28nm的EDA工具需求相同，其所面臨的主要挑戰(zhàn)包括以下幾方面。

　　1. 由于氮氧化硅(SiON)柵極介質(zhì)厚度過(guò)薄難以控制，在降低柵極漏電和閾值變異性方面遇到挑戰(zhàn)。目前，各大芯片代工廠紛紛轉(zhuǎn)向新的材質(zhì)和高K金屬柵極(HKMG)工藝技術(shù)(先柵極和后柵極工藝)。這一變化導(dǎo)致了必須在布線工具和設(shè)計(jì)規(guī)則檢查(DRC)工具中納入新的設(shè)計(jì)規(guī)則。

　　2. 在193nm光刻基本限值下作業(yè)的挑戰(zhàn)。設(shè)計(jì)師必須加強(qiáng)對(duì)實(shí)施和簽核的光刻檢查。目前，各個(gè)領(lǐng)先的芯片代工廠均要求用戶(hù)在提交設(shè)計(jì)前實(shí)施某種形式的光刻檢查。比如，針對(duì)不同F(xiàn)oundry(代工廠)的特點(diǎn)，Synopsys提供不同的工具來(lái)協(xié)助識(shí)別和排除那些導(dǎo)致光刻問(wèn)題和其它影響良率的設(shè)計(jì)。

　　3. 用于參數(shù)提取的新工藝拓?fù)浣Y(jié)構(gòu)建模方面的挑戰(zhàn)。目前，各大領(lǐng)先芯片代工廠正創(chuàng)建新的“通孔接觸”(via and contact)拓?fù)浣Y(jié)構(gòu)，來(lái)改善芯片的可制造性和維持其密度。STAR RC等提取工具已得到了更新，以更好地了解新的通孔蝕刻效應(yīng)和凹刻接觸技術(shù)。

　　4. 管理參數(shù)異變性，尤其是在簽核期間異變性的挑戰(zhàn)。參數(shù)異變性，對(duì)比此前工藝節(jié)點(diǎn)中的狀況，其百分比相對(duì)基準(zhǔn)數(shù)據(jù)已出現(xiàn)了顯著增長(zhǎng)，不過(guò)利用最壞情況分析法又過(guò)于悲觀。目前，芯片代工廠和設(shè)計(jì)師開(kāi)始要求采用高級(jí)片上變異(AOCV)設(shè)計(jì)和分析方法，來(lái)限定變異性和提供準(zhǔn)時(shí)的簽核。同時(shí)要求EDA工具必須具備AOCV分析能力。

　　與此對(duì)應(yīng)，22/20nm則有不同的要求，EDA工具面臨的主要挑戰(zhàn)包括以下4點(diǎn)。

　　1. 新限制性設(shè)計(jì)規(guī)則的增加，以確保利用193nm可成功實(shí)現(xiàn)絕對(duì)分辨率限值的光刻。為適應(yīng)這些新規(guī)則的要求，必須對(duì)布局和布線工具以及DRC檢查進(jìn)行升級(jí)。

　　2. 對(duì)于部分層級(jí)超越193nm光刻的限值方面的挑戰(zhàn)。包括通孔和金屬齒距在內(nèi)的部分芯片層不能在單一光罩內(nèi)進(jìn)行投影成像，這是因?yàn)檫@些芯片層在20/22nm工藝下體積太小，密度太大，必須采取雙圖案模式，將一個(gè)單一芯片層的特性分離在兩個(gè)光罩內(nèi)。雙圖案模式提出了新的間距要求，可能增加設(shè)計(jì)的面積。不過(guò)，智能化的布局和布線可以在實(shí)際實(shí)施時(shí)，緩解雙圖案模式對(duì)面積產(chǎn)生的絕大部分影響。

　　3. 新的提取需求部分22/20nm工藝增加了凹刻接觸等新的結(jié)構(gòu)和拓?fù)?，要求必須具備新的提取能力?/p>

　　4. 向鰭式場(chǎng)效晶體管(FINFET)/TriGate結(jié)構(gòu)的演進(jìn)對(duì)整個(gè)半導(dǎo)體行業(yè)造成了重大影響的英特爾宣布，他們將轉(zhuǎn)向利用TriGate晶體管制造22nm芯片。FINFET/TriGate結(jié)構(gòu)對(duì)提取和SPICE模擬具有更高的要求，Synopsys已經(jīng)開(kāi)始在EDA工具中考慮這些問(wèn)題。同時(shí)，工藝和設(shè)備工程師要在FINFET上開(kāi)展工藝或設(shè)備模擬，也必須擁有從二維TCAD轉(zhuǎn)向三維TCAD能力。

　　代工廠角度，陳家湘介紹，為了因應(yīng)全新設(shè)計(jì)的挑戰(zhàn)，TSMC與fabless(無(wú)晶圓半導(dǎo)體)客戶(hù)應(yīng)該更早、更深入及更緊密的合作，結(jié)合雙方的優(yōu)勢(shì)共同因應(yīng)未來(lái)在設(shè)計(jì)與技術(shù)上的挑戰(zhàn)。首先，foundry與fabless 應(yīng)更早一步定位產(chǎn)品的設(shè)計(jì);其次，雙方應(yīng)該更深入地加強(qiáng)硅IP的合作，共同追求可制造性設(shè)計(jì)(DFM)與設(shè)計(jì)規(guī)范限制(RDR)等設(shè)計(jì)工具的一致性，進(jìn)一步從設(shè)計(jì)到生產(chǎn)的過(guò)程中共同解決問(wèn)題，提升產(chǎn)品質(zhì)量。目前，TSMC 28nm設(shè)計(jì)生態(tài)環(huán)境已準(zhǔn)備就緒，發(fā)表包括設(shè)計(jì)參考流程12.0版(Reference Flow 12.0)、模擬/混合訊號(hào)參考流程2.0版(Analog/Mixed Signal Reference Flow 2.0)等多項(xiàng)最新的定制化設(shè)計(jì)工具，強(qiáng)化既有的開(kāi)放創(chuàng)新平臺(tái)設(shè)計(jì)生態(tài)環(huán)境，幫助客戶(hù)更快更好的開(kāi)發(fā)28nm產(chǎn)品。另外，28nm產(chǎn)品已進(jìn)入量產(chǎn)，客戶(hù)采用TSMC開(kāi)放創(chuàng)新平臺(tái)(Open Innovation Platform)所規(guī)劃的28nm新產(chǎn)品設(shè)計(jì)定案(tape out)數(shù)量已經(jīng)超過(guò)80個(gè)。

?