本文介紹了業(yè)界最快的3nm CMOS平臺技術(shù)可行性。與傳統(tǒng)FinFET技術(shù)相比，首次引入了具有由不同鰭配置組成的標(biāo)準(zhǔn)單元的FinFlex，以提供關(guān)鍵的設(shè)計靈活性，從而實(shí)現(xiàn)更好的功率效率和性能優(yōu)化。與我們之前的5nm CMOS工藝相比，實(shí)現(xiàn)了約1.6X邏輯密度的大幅擴(kuò)展、18%的速度提高和34%的功率降低。這種FinFlex平臺技術(shù)提供了一流的PPAC價值，以充分滿足5G和HPC應(yīng)用中的產(chǎn)品創(chuàng)新。 ?

01?簡介

近年來，人工智能應(yīng)用的激增和5G的部署一直是數(shù)據(jù)中心高性能計算以及邊緣設(shè)備低功耗聯(lián)網(wǎng)和處理能力的驅(qū)動力。隨著機(jī)器學(xué)習(xí)在需要快速和準(zhǔn)確處理大數(shù)據(jù)的廣泛行業(yè)中被迅速采用，HPC正成為下一個關(guān)鍵的增長動力。具有最高性能和最佳功率效率的先進(jìn)CMOS邏輯技術(shù)比以往任何時候都更重要，它將為我們的日常生活和社會的各個方面帶來創(chuàng)新。 本文介紹了最先進(jìn)的3nm平臺技術(shù)，該技術(shù)具有目標(biāo)器件性能、標(biāo)準(zhǔn)單元設(shè)計和關(guān)鍵基本規(guī)則的擴(kuò)展創(chuàng)新。除了成功地將批量FinFET擴(kuò)展到3nm節(jié)點(diǎn)之外，F(xiàn)inFlex標(biāo)準(zhǔn)單元創(chuàng)新還提供了多單元架構(gòu)所需的更大設(shè)計靈活性。該技術(shù)與跨越200mV的6 Vt產(chǎn)品相結(jié)合，提供了前所未有的設(shè)計靈活性，以最具競爭力的邏輯密度滿足廣泛的功率效率SoC需求和HPC應(yīng)用的高性能需求。這一過程已在由高密度和高電流SRAM宏和邏輯測試芯片組成的開發(fā)測試車上得到驗(yàn)證。 ?

02?設(shè)計靈活性–FinFlex和多Vt

FinFlex是一種具有不同散熱片配置的創(chuàng)新標(biāo)準(zhǔn)單元架構(gòu)，首次在這項(xiàng)3nm技術(shù)中引入。伴隨著關(guān)鍵層的傳統(tǒng)間距縮放，它實(shí)現(xiàn)了全節(jié)點(diǎn)的邏輯密度增加。為了進(jìn)一步減少FinFET的面積，業(yè)界采用的典型方法是翅片間距縮放和翅片數(shù)量減少。隨著翅片間距已經(jīng)低于30nm，翅片數(shù)量減少到單個翅片，工藝變化和設(shè)備驅(qū)動能力不足成為進(jìn)一步擴(kuò)大規(guī)模的主要障礙。FinFlex提供了如圖1所示的幾種配置，以解決縮放和性能之間的權(quán)衡問題。2-1鰭配置實(shí)現(xiàn)了面積減少，而不犧牲功率敏感應(yīng)用的性能。二鰭器件可用于關(guān)鍵路徑以利用其更高的電流，而單個鰭用于減少漏電流，它是迄今為止密度最高功耗最低的標(biāo)準(zhǔn)單元。類似地，3-2鰭配置，配備3鰭以獲得更高的驅(qū)動電流，非常適合性能要求高的應(yīng)用。在需要性能、功率和密度之間的良好平衡的情況下，可以應(yīng)用常規(guī)的2-2鰭配置。與常規(guī)標(biāo)準(zhǔn)單元中僅具有晶體管級電容減少的簡單鰭片切割不同，F(xiàn)inFlex通過共同優(yōu)化BEOL位置和路徑，提供單元級面積縮放以及芯片級電容減少。此外，在該技術(shù)中有6種不同的Vt產(chǎn)品，設(shè)計者可以為單個N/PMOS選擇不同的鰭數(shù)和Vt組合，以滿足同一芯片上的寬范圍速度和泄漏要求。圖2顯示了與我們的5nm節(jié)點(diǎn)相比，此3nm FinFlex技術(shù)的ARM Cortex-72 CPU性能和面積改進(jìn)。功率效率高的2-1cell在0.64X區(qū)域顯示出30%的功率降低和11%的速度增益；高性能3-2配置，在0.85X面積下速度增益33%，功率降低12%；并且在0.72X區(qū)域，平衡的2-2單元23%的速度增益和22%的功率降低。這一創(chuàng)新是成功延長FinFET架構(gòu)壽命的關(guān)鍵組件之一，適用于另一個全技術(shù)節(jié)點(diǎn)。

圖1 FinFlex示意圖以及與傳統(tǒng)方案的比較。與傳統(tǒng)FinFET設(shè)計相比，面積減少和芯片級電容顯著減少是該創(chuàng)新的主要優(yōu)勢。

圖2 ARM Cortex-A72中的FinFlex改進(jìn)。FinFlex 2-1鰭配置的目標(biāo)是超功率效率、2-2鰭高效功率和3-2鰭超高性能。每種配置都顯示了N5技術(shù)的不同面積、速度和能效改進(jìn)。

03?工藝架構(gòu)

除了新穎的標(biāo)準(zhǔn)單元特性外，還采用了臨界接地規(guī)則進(jìn)行縮放，以實(shí)現(xiàn)比以前的5nm節(jié)點(diǎn)提高約1.6X的邏輯密度。在不同的鰭片布置中，鰭片寬度和外形優(yōu)化在減小的柵極長度下保持所需的短溝道效應(yīng)。實(shí)施低K間隔物以減少接觸和柵極之間的寄生電容，而不影響產(chǎn)量和可靠性。具有雙外延工藝的凸起源極/漏極被優(yōu)化以提供溝道應(yīng)變并降低源極/漏電極（S/D）電阻。第六代高K金屬柵極（HK/MG）RMG工藝支持內(nèi)核和I/O器件。新的接觸方案和工藝解決方案在生產(chǎn)線的中降低了緊密CPP縮放的寄生電阻，同時保持了可觀的產(chǎn)量和可靠性。我們還開發(fā)了先進(jìn)的Cu/低k互連方案，該方案具有積極縮放的最小金屬間距工藝。創(chuàng)新的屏障和襯墊工程以及圖案化優(yōu)化使BEOL金屬和通孔RC保持在軌道上，而不會因縮放而影響芯片性能。

04?晶體管性能

基于品質(zhì)因數(shù)（FOM），該3nm技術(shù)的2-1鰭配置提供了18%的等功率速度增益，或在相同速度下比我們的5nm技術(shù)降低了34%的功率，如圖3所示。我們優(yōu)化了鰭的寬度和輪廓，以在目標(biāo)縮放Lg（圖4）處獲得約50mV/V的DIBL，證明FinFET在3nm節(jié)點(diǎn)處仍然是可行的架構(gòu)。FOM性能以及NMOS和PMOS器件分別實(shí)現(xiàn)了該技術(shù)的目標(biāo)性能，如圖5和圖6所示。為了充分實(shí)現(xiàn)FinFlex的預(yù)期效益，消除可能降低固有翅片性能的翅片數(shù)量差異引起的負(fù)載效應(yīng)至關(guān)重要。單鰭器件尤其脆弱，因?yàn)樵S多工藝步驟，例如蝕刻和外延，自然地與多鰭結(jié)構(gòu)所經(jīng)歷的工藝步驟不同。圖7顯示，經(jīng)過工藝優(yōu)化后，2-1鰭配置的單鰭器件與設(shè)計一樣，其二鰭對應(yīng)器件的有功功率約為50%。對于高速應(yīng)用，如圖8所示，3-2鰭配置的速度增加了9%以上。六種電壓范圍>200mV的不同Vt選項(xiàng)（圖9）可供選擇，以進(jìn)一步提供電源性能權(quán)衡的設(shè)計靈活性。由于器件變化在設(shè)計裕度預(yù)算中變得越來越重要，因此我們還實(shí)施了專門針對對抗變化的工藝改進(jìn)，以將NMOS和PMOS的器件Vt失配（AVt）降低20%，如圖10所示。對于I/O器件，圖11中的LDD注入優(yōu)化根據(jù)SCE控制所需的鰭輪廓將Iboff降低了2個數(shù)量級以上。

圖3 FinFlex 2-1cell在固定功率下提供18%的SPD增益或在固定速度下降低34%的功率

圖4 FinFET SCE的改進(jìn)繼續(xù)支持3nm技術(shù)所需的Lg縮放。

圖5 品質(zhì)因數(shù)（FOM）結(jié)構(gòu)實(shí)現(xiàn)了所有Vt的目標(biāo)功率速度性能。

圖6 NMOS和PMOS器件都顯示了目標(biāo)性能。

圖7 1-fin器件顯示出50%的有功功率降低，不存在工藝負(fù)載引起的退化。

圖8 FinFlex 3-2鰭具有額外的9% SPD增益。

圖9 六種不同的Vt選項(xiàng)，跨度約200mV。

圖10 展示了優(yōu)異的失配性能。

圖11 I/O器件Psb與速度的關(guān)系。通過LDD優(yōu)化，Iboff顯著降低。 ?

05?互連技術(shù)

互連工藝在決定芯片整體性能方面發(fā)揮了越來越重要的作用。對于這種3nm技術(shù)，23nm處的最小金屬間距用于實(shí)現(xiàn)FinFlex 2-1鰭配置的縮放，同時提供所需的布線效率。據(jù)我們所知，這是迄今為止在高級節(jié)點(diǎn)中報告的最緊密的金屬間距。采用了創(chuàng)新的Cu襯墊，以將標(biāo)稱金屬寬度的最小間距RC降低20%，將2X金屬寬度的結(jié)構(gòu)RC降低30%，如圖12所示?；趫D13中的創(chuàng)新屏障工藝，過孔Rc顯著降低了約60%，這是實(shí)現(xiàn)這種激進(jìn)間距縮放的重要組成部分。通過檢查M0和Mx層的A線與B線的金屬電阻，圖14中A線和B線之間的可比分布證明了工藝的魯棒性。在上部松弛金屬節(jié)距以及ELK電介質(zhì)處減少阻擋層厚度，以最小化總體BEOL RC延遲。圖15顯示了15級Cu/低k金屬堆疊的橫截面圖。對于6級和15級金屬，堆疊接觸到通孔鏈的緊密Rc分布證明了該封裝的穩(wěn)定性。同時還對BEOL過程集成的可靠性進(jìn)行了檢驗(yàn)。圖16（a）和16（b）分別驗(yàn)證了最小間距金屬的Vx/Mx和Vx/Mx+1的優(yōu)異EM性能和互連SM穩(wěn)定性。在應(yīng)力500小時后，具有規(guī)則和寬金屬的Kelvin Rc結(jié)構(gòu)的電阻偏移百分比可忽略不計。此外，上一代中需要EUV雙圖案化的三個關(guān)鍵層被單EUV圖案化所取代，這降低了工藝復(fù)雜性、固有成本和循環(huán)時間。

圖12 間距23nm金屬線RC的增加，由創(chuàng)新的銅襯墊工藝控制。

圖13 通過創(chuàng)新的屏障工藝，在最緊密的間距處顯著降低Rc。

圖14 A線和B線在大幅縮放間距下的M0/Mx金屬電阻分布。

圖15 15層金屬疊層的TEM圖像和通孔Rc疊層的緊密分布。

圖16（a）最小螺距金屬的EM性能；（b） Kelvin結(jié)構(gòu)的SM。

06?產(chǎn)量和可靠性

HD和HC SRAM單元可用于低泄漏和高性能應(yīng)用。由HD和HC 6-T SRAM 256Mb宏以及帶有CPU/GPU/SoC塊的邏輯測試芯片組成的產(chǎn)量學(xué)習(xí)工具可用于技術(shù)開發(fā)。0.021um2 HD SRAM單元的蝶形曲線如圖17所示，其中顯示了低至0.3V的單元穩(wěn)定性。對于0.45V和0.6V操作，靜態(tài)噪聲容限（SNM）分別達(dá)到97mV和124mV。圖18中256Mb HD SRAM宏的Shmoo圖顯示了低至0.5V的完整讀寫能力。256Mb HC/HD SRAM宏和類似產(chǎn)品的邏輯測試芯片在同一開發(fā)階段始終顯示出比我們的前幾代更健康的缺陷密度。此外，兩個256Mb HC/HD SRAM宏都通過了HTOL 1000小時鑒定（如圖19所示），邏輯測試芯片通過了CPU的Vmin功率規(guī)格（如圖20所示）。

圖17 0.021um2高密度6-T SRAM單元的SNM。

圖18 0.021um2 HD 256Mb SRAM宏的Schmoo圖，具有低至0.5V的完整讀/寫功能。

圖19 HC/HD 256Mb SRAM均通過HTOL 1000小時規(guī)格。

圖20 Vmin對邏輯測試芯片中CPU塊的IDDQ。

07?結(jié)論

? ? ? 我們引入了業(yè)界領(lǐng)先的3nm FinFlex CMOS制造技術(shù)，該技術(shù)具有創(chuàng)新的設(shè)計靈活性和廣泛的Vt選項(xiàng)。利用這一新的DTCO功能，可以將具有針對性能、功率和/或面積目標(biāo)進(jìn)行優(yōu)化的不同功能塊的產(chǎn)品設(shè)計集成在同一芯片上。加上關(guān)鍵的基本規(guī)則縮放和23nm的最小金屬間距，該技術(shù)提供了迄今為止最高密度的同類最佳邏輯性能、功率效率和低Vmin SRAM。隨著器件性能達(dá)到設(shè)計目標(biāo)和工藝引起的變化得到適當(dāng)解決，高性能HPC應(yīng)用以及功率敏感SoC產(chǎn)品的苛刻要求都可以得到很好的滿足。各種5G移動和AI/HPC應(yīng)用的大規(guī)模生產(chǎn)技術(shù)成熟度已得到充分證明，該技術(shù)經(jīng)過嚴(yán)格的技術(shù)鑒定，將保證穩(wěn)定的產(chǎn)量和強(qiáng)大的可行性。

編輯：黃飛

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