時(shí)序分析在FPGA設(shè)計(jì)中是分析工程很重要的手段，時(shí)序分析的原理和相關(guān)的公式小編在這里不再介紹，這篇文章是小編在練習(xí)Vivado軟件時(shí)序分析的筆記，小編這里使用的是18.1版本的Vivado。

這次的練習(xí)選擇的是ZYNQ的芯片，原本工程是工作在100MHz的時(shí)鐘，但是作為練習(xí)，我們可以把時(shí)鐘調(diào)到一個(gè)極限的程度來(lái)進(jìn)行優(yōu)化。

首先，打開(kāi)一個(gè)工程，更改一下時(shí)鐘頻率，使得工程能夠有一些時(shí)序問(wèn)題，我們?cè)偻ㄟ^(guò)時(shí)序分析的方法對(duì)它進(jìn)行優(yōu)化。我們這里把原本的100M時(shí)鐘改成了200M時(shí)鐘，具體步驟如下：

一：更改時(shí)鐘之后進(jìn)行綜合，并打開(kāi)timing analysis

二：通過(guò)report clock可以查看全局時(shí)鐘樹(shù)的情況

三：通過(guò)report timing summary可以看到出現(xiàn)了12個(gè)時(shí)序問(wèn)題，總的時(shí)序問(wèn)題達(dá)到9個(gè)ns多，說(shuō)明時(shí)序問(wèn)題已經(jīng)比較糟糕了

四：在timing窗口里面可以查看相關(guān)的時(shí)序違例信息，這里只顯示了10個(gè)，可以在report timing summary中選擇要查看的個(gè)數(shù)，比如選擇100個(gè)

五：我們可以打開(kāi)setting ->synthesis，更改strategy里面VIVADO提供的優(yōu)化strategy來(lái)進(jìn)行相關(guān)的優(yōu)化，不同的strategy對(duì)應(yīng)不同的綜合模式

也可以在design runs里面，右鍵點(diǎn)擊相應(yīng)的sunth->change run settings來(lái)修改不同的綜合方案

六：這里我們選擇Flow_PerfOptimized_high來(lái)進(jìn)行綜合（也可以一個(gè)一個(gè)的嘗試），綜合完成之后，可以看到，違例的現(xiàn)象優(yōu)化到了8條，總的違例時(shí)間減少了1ns。

七：小編在嘗試各種綜合方案之后，發(fā)現(xiàn)并不能夠優(yōu)化很好，所以我們開(kāi)始進(jìn)行下一步操作——Run Implementation，看看通過(guò)Implementation VIVADO能夠把時(shí)序問(wèn)題優(yōu)化到什么程度。

完成布局布線之后，可以看到先前的時(shí)序問(wèn)題通過(guò)布局布線已經(jīng)被優(yōu)化了，現(xiàn)在沒(méi)有了時(shí)序問(wèn)題，但是最差的余量只有0.152ns,這個(gè)結(jié)果并不是很理想。

八：通過(guò)查看時(shí)序路徑詳情，可以看到時(shí)序的余量很不理想

那么我們可以通過(guò)修改Implementation的方案來(lái)進(jìn)行優(yōu)化，在settings里面找到Implementation的strategy，選擇不同的方案進(jìn)行嘗試

九：這里我們選擇Performance Explore進(jìn)行嘗試，可以看到通過(guò)更改Implementation的strategy，時(shí)序被優(yōu)化了，最差的余量達(dá)到了0.556ns，比之前更好了，但是似乎還可以再進(jìn)行優(yōu)化，需要不斷的嘗試，從而找到最優(yōu)的結(jié)果。

十：在synthesis的strategy和Implementation的strategy里面可以看到其他的一些選項(xiàng)，都可以嘗試，比如在Implementation的strategy里面有一個(gè)Flow quick的模式，選擇Flow quick模式對(duì)比之前的模式可以發(fā)現(xiàn)，VIVADO在這個(gè)模式下進(jìn)行布局布線會(huì)快很多，但是時(shí)序也變的一塌糊涂。小編認(rèn)為這種模式可以在一些比較大的工程里，比較趕時(shí)間的情況下嘗試使用。

十一：同樣的，我們還可以通過(guò)report power來(lái)查看功耗情況，并通過(guò)更改一些策略進(jìn)行優(yōu)化，其他的一些功能小編也在探索中。